JPS63188961A - 半導体集積回路用パツケ−ジ - Google Patents
半導体集積回路用パツケ−ジInfo
- Publication number
- JPS63188961A JPS63188961A JP62020901A JP2090187A JPS63188961A JP S63188961 A JPS63188961 A JP S63188961A JP 62020901 A JP62020901 A JP 62020901A JP 2090187 A JP2090187 A JP 2090187A JP S63188961 A JPS63188961 A JP S63188961A
- Authority
- JP
- Japan
- Prior art keywords
- package
- wiring pattern
- pattern
- terminating resistor
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract 2
- 238000000605 extraction Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体回路を載置するための半導体集積回路
用パッケージに関する。
用パッケージに関する。
従来のこの種の半導体集積回路用パッケージとしては、
高周波信号の反射を低減するためにパッケージの内部配
線のうち高周波信号の通るものを折り返し構造にしてパ
ッケージ外部に引き出し、周端抵抗を接続するものがあ
る。例えば、「ア１００ｐｓ ＥＣＬ アレイ ウ
ィズ ＩＧＨｚＩｌｏ」 エム オーウチ その他、Ｃ
ＴＣＣ。
高周波信号の反射を低減するためにパッケージの内部配
線のうち高周波信号の通るものを折り返し構造にしてパ
ッケージ外部に引き出し、周端抵抗を接続するものがあ
る。例えば、「ア１００ｐｓ ＥＣＬ アレイ ウ
ィズ ＩＧＨｚＩｌｏ」 エム オーウチ その他、Ｃ
ＴＣＣ。
１９８６年５月（”Ａ １００ｐｓ ＥＣＬ Ａ
ｒｒ−ａｙｗｉｔｈｌＧＨｚ ｌ１０ｂｙ
Ｍ ０ｈｕｃｈｉｅｔａｔ ａｔ ＣＩＣ
Ｃ，’ Ｍａｙ １９８６）〔発明が解決しようとす
る問題点〕 上述した従来の半導体集積回路用パッケージは、高周波
信号１系統につき、半導体集積回路用パッケージの外部
リード２本を占有するため、パッケージの外部リードの
数が増えてパッケージの外形が大きくなり、それに伴な
い内部配線の長さも長くなるため、高周波信号の減衰や
遅延が大きくなるという欠点がある。
ｒｒ−ａｙｗｉｔｈｌＧＨｚ ｌ１０ｂｙ
Ｍ ０ｈｕｃｈｉｅｔａｔ ａｔ ＣＩＣ
Ｃ，’ Ｍａｙ １９８６）〔発明が解決しようとす
る問題点〕 上述した従来の半導体集積回路用パッケージは、高周波
信号１系統につき、半導体集積回路用パッケージの外部
リード２本を占有するため、パッケージの外部リードの
数が増えてパッケージの外形が大きくなり、それに伴な
い内部配線の長さも長くなるため、高周波信号の減衰や
遅延が大きくなるという欠点がある。
さらに、実装時には、パッケージの周辺において各高周
波信号毎に終端抵抗を接続するため、総じての実装面積
が広くなるという欠点がある。
波信号毎に終端抵抗を接続するため、総じての実装面積
が広くなるという欠点がある。
上述した従来の半導体集積回路用パッケージに対し、本
発明は、スルーホール又はパッケージ側面メタライズパ
ターンを介してパッケージ内部配線又はパッケージ外部
リードと接続されたパッケージ表面上の配線パターンを
設けることにより、パッケージ自体に終端抵抗を載置す
ることを可能にし、高周波信号の伝送ラインをパッケー
ジの直近で効率よく終端することを可能にするという独
創的内容を有する。
発明は、スルーホール又はパッケージ側面メタライズパ
ターンを介してパッケージ内部配線又はパッケージ外部
リードと接続されたパッケージ表面上の配線パターンを
設けることにより、パッケージ自体に終端抵抗を載置す
ることを可能にし、高周波信号の伝送ラインをパッケー
ジの直近で効率よく終端することを可能にするという独
創的内容を有する。
本発明は、半導体集積回路を搭載し外部リードを設けた
半導体集積回路用パッケージにおいて、表面に設けられ
前記半導体集積回路に接続されるとともに対応する前記
外部リードに接続された配線パターンと、表面に設けら
れた終端抵抗載置用配線パターンと、表面に設けられ前
記配線パターンと前記終端抵抗載置パターンの間の終端
抵抗載置用スペースとを含んで構成される。
半導体集積回路用パッケージにおいて、表面に設けられ
前記半導体集積回路に接続されるとともに対応する前記
外部リードに接続された配線パターンと、表面に設けら
れた終端抵抗載置用配線パターンと、表面に設けられ前
記配線パターンと前記終端抵抗載置パターンの間の終端
抵抗載置用スペースとを含んで構成される。
本発明の半導体集積回路用パッケージは、終端抵抗載置
用スペースに配線パターンと終端抵抗載置用配線パター
ンに接続された終端抵抗を形成して構成されることもで
きる。
用スペースに配線パターンと終端抵抗載置用配線パター
ンに接続された終端抵抗を形成して構成されることもで
きる。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の外形斜視図、第２図は
第１図に示す実施例の表裏を逆にした状態の側断面図（
断面の斜線を省略）である。パッケージ表面に形成され
た配線パターン１は、パッケージの基板７の側面、内部
に設けられた折返し信号引き出し用側面メタライズパタ
ーン６、折返し内部配線１７．スルーホール１８．内部
配線４および側面メタライズパターン３を介して外部リ
ード２のいずれかに接続され、内部配線４はまたボンデ
ィングワイヤ２０を介して基板７に搭載されたＩＣチッ
プ１つに接続されている。パッケージ表面設けられた終
端抵抗載置用配線パターン１５は外部リード２のいずれ
かと接続され、各配線パターン１の間に終端抵抗載置用
スペース５を設けている。
第１図に示す実施例の表裏を逆にした状態の側断面図（
断面の斜線を省略）である。パッケージ表面に形成され
た配線パターン１は、パッケージの基板７の側面、内部
に設けられた折返し信号引き出し用側面メタライズパタ
ーン６、折返し内部配線１７．スルーホール１８．内部
配線４および側面メタライズパターン３を介して外部リ
ード２のいずれかに接続され、内部配線４はまたボンデ
ィングワイヤ２０を介して基板７に搭載されたＩＣチッ
プ１つに接続されている。パッケージ表面設けられた終
端抵抗載置用配線パターン１５は外部リード２のいずれ
かと接続され、各配線パターン１の間に終端抵抗載置用
スペース５を設けている。
次に、本実施例の動作を説明する。外部リード２より入
力される高周波信号は側面メタライズパターン３．内部
配線４．スルーホール１８．折返し内部配線１７．折返
し信号引き出し用側面メタライズパターン６、配線パタ
ーン１を順に通り、配線パターン１と配線パターン１５
の間の終端抵抗ａ置スペース５に載置される終端抵抗に
より吸収される。内部配線は５０Ωの伝送インピーダン
スを持ち、終端抵抗には５０Ωのチップ抵抗を用いる。
力される高周波信号は側面メタライズパターン３．内部
配線４．スルーホール１８．折返し内部配線１７．折返
し信号引き出し用側面メタライズパターン６、配線パタ
ーン１を順に通り、配線パターン１と配線パターン１５
の間の終端抵抗ａ置スペース５に載置される終端抵抗に
より吸収される。内部配線は５０Ωの伝送インピーダン
スを持ち、終端抵抗には５０Ωのチップ抵抗を用いる。
配線パターン１５は側面メタライズパターンと外部リー
ド２のいずれかを介して終端用電位へ接続されている。
ド２のいずれかを介して終端用電位へ接続されている。
第３図は本発明の第２の実施例２の平面図であり、第４
図は第３図に示す実施例の表裏を逆にした状態の側面図
（断面の斜視を省略）である。パッケージ表面に形成さ
れた終端抵抗載置用配線パターン３２はパッケージの基
板３７の側面の側面メタライズパターンを介して外部リ
ード３１のいずれかと接続し、配線パターン３３はスル
ーホール３４．内部配線４３．側面メタライズパターン
４２を介して外部リード３１のいずれかと接続され、ボ
ンディングワイヤ４９を介してＩＣチップ４８と接続し
ている。
図は第３図に示す実施例の表裏を逆にした状態の側面図
（断面の斜視を省略）である。パッケージ表面に形成さ
れた終端抵抗載置用配線パターン３２はパッケージの基
板３７の側面の側面メタライズパターンを介して外部リ
ード３１のいずれかと接続し、配線パターン３３はスル
ーホール３４．内部配線４３．側面メタライズパターン
４２を介して外部リード３１のいずれかと接続され、ボ
ンディングワイヤ４９を介してＩＣチップ４８と接続し
ている。
次に、本実施例の動作を説明する。外部リード３１より
入力した°高周波信号は側面メタライズパターン４２．
内部配線４３．スルーホール３４゜配線パターン３３を
順に通り終端抵抗載置用スペース４７（各配線パターン
３３と終端抵抗載置用配線パターン３２の間）に載置さ
れる終端抵抗により吸収される。内部配線４３は５０Ω
の伝送インピーダンスを持ち、終端抵抗には５０Ωのチ
ップ抵抗を用いる。配線パン３２は側面メタライズパタ
ーンと外部リード３１のいずれかを介して終端用電位へ
接続されている。
入力した°高周波信号は側面メタライズパターン４２．
内部配線４３．スルーホール３４゜配線パターン３３を
順に通り終端抵抗載置用スペース４７（各配線パターン
３３と終端抵抗載置用配線パターン３２の間）に載置さ
れる終端抵抗により吸収される。内部配線４３は５０Ω
の伝送インピーダンスを持ち、終端抵抗には５０Ωのチ
ップ抵抗を用いる。配線パン３２は側面メタライズパタ
ーンと外部リード３１のいずれかを介して終端用電位へ
接続されている。
第５図は本発明の第３の実施例の平面図である。
配線パターン１．外部リード２．基板７．終端抵抗載置
用配線パターン１５は第１図、第２図に示す実施例と同
一である。パッケージ表面に終端抵抗載置用配線パター
ン１５と共に終端抵抗用として５０Ωの抵装置を有する
厚膜抵抗５１を終端抵抗載置用配線パン１５と配線パタ
ーン１の間に形成している。
用配線パターン１５は第１図、第２図に示す実施例と同
一である。パッケージ表面に終端抵抗載置用配線パター
ン１５と共に終端抵抗用として５０Ωの抵装置を有する
厚膜抵抗５１を終端抵抗載置用配線パン１５と配線パタ
ーン１の間に形成している。
以上説明したように本発明は、パッケージの表面に形成
した配線パターン上において高周波信号線の終端処理を
行なうことにより、パッケージの外部リードの数が減少
し、パッケージが小型化するため、内部配線が短かくな
り、高周波信号の減衰や遅延を減少させる効果がある。
した配線パターン上において高周波信号線の終端処理を
行なうことにより、パッケージの外部リードの数が減少
し、パッケージが小型化するため、内部配線が短かくな
り、高周波信号の減衰や遅延を減少させる効果がある。
また、パッケージが小型化し、パッケージ周辺に終端抵
抗を実装する必要がなくなるため、実装面積を小さくで
きる効果がある。
抗を実装する必要がなくなるため、実装面積を小さくで
きる効果がある。
第１図および第２図はそれぞれ本発明の第１の実施例の
外形斜視図および部分的な側断面図、第３図および第４
図はそれぞれ本発明の第２の実施例の平面図および部分
的な側断面図、第５図は本発明の第３の実施例の平面図
である。 １．３３・・・配線パターン、２，３１・・・外部リー
ド、３．４２・・・側面メタライズパターン、４．４３
・・・内部配線、５．４７・・・終端抵抗載置用スペー
ス、６・・・折り返し信号引き出し用側面メタライズパ
ターン、１７・・・折り返し内部配線、１８．３４・・
・スルーホール、１９．４８・・・ＩＣチップ、２０゜
４８・・・ボンディングワイヤ、５１・・・膜厚抵抗。 茅 ！ 図 千 ２ＷＪ 第 ３Ｉ！１ ＄ ４ 図
外形斜視図および部分的な側断面図、第３図および第４
図はそれぞれ本発明の第２の実施例の平面図および部分
的な側断面図、第５図は本発明の第３の実施例の平面図
である。 １．３３・・・配線パターン、２，３１・・・外部リー
ド、３．４２・・・側面メタライズパターン、４．４３
・・・内部配線、５．４７・・・終端抵抗載置用スペー
ス、６・・・折り返し信号引き出し用側面メタライズパ
ターン、１７・・・折り返し内部配線、１８．３４・・
・スルーホール、１９．４８・・・ＩＣチップ、２０゜
４８・・・ボンディングワイヤ、５１・・・膜厚抵抗。 茅 ！ 図 千 ２ＷＪ 第 ３Ｉ！１ ＄ ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路を搭載し外部リードを設けた半導体
集積回路用パッケージにおいて、表面に設けられ前記半
導体集積回路に接続されるとともに対応する前記外部リ
ードに接続された配線パターンと、表面に設けられた終
端抵抗載置用配線パターンと、表面に設けられ前記配線
パターンと前記終端抵抗載置パターンの間の終端抵抗載
置用スペースとを含むことを特徴とする半導体基板回路
用パッケージ。 ２、終端抵抗載置用スペースに配線パターンと終端抵抗
載置用配線パターンに接続された終端抵抗が形成された
特許請求の範囲第１項記載の半導体集積回路用パッケー
ジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020901A JPS63188961A (ja) | 1987-01-30 | 1987-01-30 | 半導体集積回路用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020901A JPS63188961A (ja) | 1987-01-30 | 1987-01-30 | 半導体集積回路用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63188961A true JPS63188961A (ja) | 1988-08-04 |
Family
ID=12040132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020901A Pending JPS63188961A (ja) | 1987-01-30 | 1987-01-30 | 半導体集積回路用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63188961A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05167426A (ja) * | 1991-12-18 | 1993-07-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5631809A (en) * | 1993-09-17 | 1997-05-20 | Kabushiki Kaisha Toshiba | Semiconductor device for ultrahigh frequency band and semiconductor apparatus including the semiconductor device |
| JPH11265957A (ja) * | 1998-03-16 | 1999-09-28 | Sumitomo Metal Electronics Devices Inc | セラミックパッケージ基体及びその製造方法 |
| US9530945B2 (en) | 1998-02-06 | 2016-12-27 | Invensas Corporation | Integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182251A (ja) * | 1982-04-16 | 1983-10-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6016450A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 半導体集積回路装置 |
-
1987
- 1987-01-30 JP JP62020901A patent/JPS63188961A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182251A (ja) * | 1982-04-16 | 1983-10-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6016450A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 半導体集積回路装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05167426A (ja) * | 1991-12-18 | 1993-07-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5631809A (en) * | 1993-09-17 | 1997-05-20 | Kabushiki Kaisha Toshiba | Semiconductor device for ultrahigh frequency band and semiconductor apparatus including the semiconductor device |
| US9530945B2 (en) | 1998-02-06 | 2016-12-27 | Invensas Corporation | Integrated circuit device |
| JPH11265957A (ja) * | 1998-03-16 | 1999-09-28 | Sumitomo Metal Electronics Devices Inc | セラミックパッケージ基体及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04180401A (ja) | 高周波伝送線路 | |
| US5164817A (en) | Distributed clock tree scheme in semiconductor packages | |
| JPS63258046A (ja) | 半導体集積回路装置 | |
| JPS63188961A (ja) | 半導体集積回路用パツケ−ジ | |
| JPH02284448A (ja) | 半導体装置 | |
| US20060289986A1 (en) | In-package connection between integrated circuit dies via flex tape | |
| JPH01132150A (ja) | 半導体チップのキャリア基板 | |
| JPH01222467A (ja) | 半導体装置用パッケージ | |
| JPS63173347A (ja) | 集積回路部品パツケ−ジ | |
| JP2568450Y2 (ja) | ハイブリッドｉｃ | |
| JP3742692B2 (ja) | ノイズフィルタ | |
| JPH05183094A (ja) | 半導体集積回路 | |
| JPH01143502A (ja) | マイクロ波集積回路 | |
| JPH05343525A (ja) | 半導体集積回路 | |
| JP3847997B2 (ja) | 半導体装置及び両面ｍｃｐチップ | |
| JP2617013B2 (ja) | リードフレーム | |
| JPH03261152A (ja) | 半導体集積回路装置 | |
| JPH07114217B2 (ja) | テープキャリア方式の半導体装置 | |
| KR0117716Y1 (ko) | 반도체 패키지 | |
| JPH05211279A (ja) | 混成集積回路 | |
| JPH0786446A (ja) | Ｉｃパッケージ | |
| JPH04130453U (ja) | 高周波ｉｃ用パツケージ | |
| JPH07130903A (ja) | Ｉｃパッケージ | |
| JPH03120748A (ja) | リードフレーム | |
| JPH0493060A (ja) | 半導体装置 |