JP3847997B2 - 半導体装置及び両面mcpチップ - Google Patents
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Description
【発明が属する技術分野】
本発明は、実装基板の両面に機能が異なるチップを搭載した半導体装置及び両面MCPチップに関する。
【0002】
【従来の技術】
図3に従来の両面MCPチップの表面の構成を示し、図4に同チップの裏面の構成を示す。図3及び図4において、両面MCPチップの表面の実装基板51にはメインチップ52が実装され、MCPチップの裏面の実装基板51にはIP(インターラクチャル・プロパティー)チップ53が実装され、メインチップ52内の一周辺には、メインチップ52とIPチップ53をインターフェースするインターフェース回路54が設けられている。メインチップ52の周辺部の実装基板51の両面には、実装基板51を通してメインチップ52と実装基板51の裏面を接続するメインチップコネクト用端子55が設けられ、実装基板51の表面側のメインチップコネクト用端子55とメインチップ52が接続されている。メインチップコネクト用端子55の内、インターフェース回路54が設けられた箇所の周辺のメインチップコネクト用端子55aはインターフェース回路54の専用の端子として用いられている。
【0003】
IPチップ53の周辺の実装基板51には、IPチップボンディング用端子56が設けられ、このIPチップボンディング端子56とIPチップ53がボンディングワイヤを介して接続され、IPチップボンディング端子56とメインチップコネクト用端子52との間の配線領域57に形成された配線を介してIPチップボンディング用端子56はインターフェース回路54専用のメインチップコネクト用端子52aと接続されている。実装基板51の裏面の最外周には、両面MCPチップと外部とを接続するMCPチップ端子58が設けられ、MCPチップ端子58とメインチップコネクト用端子55との間の配線領域59に形成された配線を介してインターフェース回路専用のメインチップコネクト用端子55aを除くメインチップコネクト用端子55とMCPチップ端子58とが接続されている。
【0004】
このような構成においては、メインチップ52内に設けられたインターフェース回路54が、メインチップ52の周辺の一辺に集中して配置されているため、インターフェース回路54に接続されるメインチップコネクト端子55aがメインチップ52の周辺実装基板51の一辺に集中していた。このため、配線領域57におけるIPチップボンディング用端子56とメインチップコネクト端子55aとを接続する配線の配線距離の長短差が顕著となり、配線容量や配線抵抗のバランスが悪化し、配線容量、配線抵抗の最適化が複雑化して基板設計が難しくなっていた。また、特に実装基板51裏面のメインチップコネクト用端子55aの中央付近の配線領域57では配線が混雑するためこの付近の配線領域57の面積は増大することになり、実装基板サイズの増大につながっていた。
【0005】
また、同様にインターフェース回路54に接続されるメインチップコネクト端子55aがメインチップ52の周辺実装基板51の一辺に集中しているため、実装基板51の裏面においてMCPチップ端子58と接続できるメインチップコネクト用端子55がIPチップ53の周辺の3辺となるため、配線領域59においてメインチップコネクト用端子55とMCPチップ端子58とを接続する配線の配線距離の長短差が顕著となり、またメインチップコネクト用端子55a付近の配線領域59の配線が混雑するため、上記と同様の問題を招いていた。
【0006】
【発明が解決しようとする課題】
以上説明したように、メインチップにインターフェース回路を備えた従来の両面MCPチップでは、インターフェース回路がメインチップの周辺の一辺に配置されていたため、メインチップコネクト用端子とIPチップボンディング端子との接続配線、ならびにメインチップコネクト用端子とMCPチップ端子との接続配線のそれぞれにおいて配線距離にばらつきが生じ、それぞれの配線長の最適化が複雑となり基板設計が困難となっていた。また、配線の集中により配線が混雑し、これを回避するために配線領域が増大し、実装基板の大型化を招いていた。
【0007】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、チップと端子間の配線設計の容易化を図るとともに、配線特性の向上を達成した半導体装置及び両面MCPチップを提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第1の手段は、実装基板と、前記実装基板の一方面に実装されたメインチップと、前記実装基板の他方面に実装されたサブチップと、前記メインチップ内の周辺の複数辺に分散して設けられ、前記メインチップと前記サブチップをインターフェースするインターフェース回路と、前記インターフェース回路が設けられた箇所に対向した前記メインチップ周辺部の前記実装基板の両面に設けられ、前記実装基板を通して前記インターフェース回路と前記サブチップを接続するサブチップコネクト用端子と、前記サブチップの周辺部の前記実装基板の他方面に設けられ、前記サブチップと接続されたサブチップボンディング端子と、前記サブチップボンディング端子と前記サブチップコネクト用端子を接続するための第1の配線領域とを有することを特徴とする半導体装置。
第2の手段は、実装基板と、前記実装基板の一方面に実装されたメインチップと、前記実装基板の他方面に実装されたサブチップと、前記メインチップ内の周辺の複数辺に分散して設けられ、前記メインチップと前記サブチップをインターフェースするインターフェース回路と、前記インターフェース回路が設けられた箇所に対向した前記メインチップ周辺部の前記実装基板の両面に設けられ、前記インターフェース回路と前記サブチップを接続するサブチップコネクト用端子と、前記サブチップの周辺部の前記実装基板の他方面に設けられ、前記サブチップと接続されたサブチップボンディング端子と、前記サブチップボンディング端子と前記サブチップコネクト用端子を接続するための第1の配線領域とを有することを特徴とする両面MCPチップ。
【0009】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【0010】
図1及び図2はこの発明の一実施形態に係る両面MCPチップの半導体装置の構成を示す図であり、図1は実装基板の表面の構成を示す図であり、図2は実装基板の裏面の構成を示す図である。
【0011】
図1及び図2において、両面MCPチップの表面の実装基板1にはメインチップ2が実装され、両面MCPチップの裏面の実装基板1にはサブチップ、例えばIP(インターラクチャル・プロパティー)チップ3が実装され、メインチップ2内の周辺各4辺の中央部には、メインチップ2とIPチップ3をインターフェースするインターフェース回路4がそれぞれ設けられている。メインチップ2周辺部におけるインターフェース回路4が設けられた箇所に対向した実装基板1の表面ならびに対応する裏面の両面に、実装基板1を通してインターフェース回路4とIPチップ3を接続するためのIPチップコネクト用端子5が設けられている。また、IPチップコネクト用端子5が設けられていないメインチップ2の周辺部の表面ならびに対応する裏面の両面には、実装基板1を通してメインチップ2と外部とを接続するためのメインチップコネクト用端子6が設けられている。
【0012】
IPチップ3の周辺の実装基板1には、IPチップボンディング用端子7が設けられ、このIPチップボンディング用端子7とIPチップ3がボンディングワイヤを介して接続され、IPチップボンディング用端子7とIPチップコネクト用端子5ならびにメインチップコネクト用端子6との間の配線領域8に形成された配線を介してIPチップボンディング用端子7とIPチップコネクト用端子5が接続されている。実装基板1の裏面の最外周には、両面MCPチップと外部とを接続するMCPチップ端子9が設けられ、MCPチップ端子9とメインチップコネクト用端子6との間の配線領域10に形成された配線を介してMCPチップ端子9とメインチップコネクト用端子6とが接続されいる。
【0013】
このような構成においては、メインチップ2内のインターフェース回路4をメインチップ2内の周辺各4辺の中央部にそれぞれ分散して配置するようにしているので、IPチップコネクト用端子5もそれそれのインターフェース回路4に対応してメインチップ2の外周辺各4辺の中央部に分散して配置され、実装基板1の裏面でのIPチップボンディング用端子7とIPチップコネクト用端子5との配線領域8もIPチップ3の各周辺に分散される。また、メインチップコネクト用端子6とMCPチップ端子9との配線関係が、距離的に短くなるとともに配線しやすくなる。これにより、従来に比べて配線距離のばらつきが抑制され、また配線長が短縮され、さらに配線の混雑も緩和されて配線領域の面積が縮小される。これにより、配線長の最適化が容易となり基板配線設計を容易に行うことが可能となる。また、配線領域の縮小により実装基板の大型化を抑制することができる。さらに、配線長の短縮により従来に比べて配線容量、配線抵抗が小さくなり、回路の動作スピードの向上に寄与することができる。
【0014】
【発明の効果】
以上説明したように、この発明によれば、メインチップ内のインターフェース回路をメインチップ内の周辺各4辺の中央部に配置するようにしたので、IPチップとIPチップコネクト用端子との接続配線、ならびにメインチップコネクト用端子とMCPチップ端子との接続配線の設計を容易に行うことが可能となる。また、それぞれの配線長が短縮されて配線容量及び配線抵抗を低減することができ、回路の動作スピードの向上に貢献することができる。さらに、配線領域の面積が低減され、実装基板の大型化を抑制することができる。
【図面の簡単な説明】
【図1】この発明の一実施形態に係る両面MCPチップの表面の構成を示す図である。
【図2】この発明の一実施形態に係る両面MCPチップの裏面の構成を示す図である。
【図3】従来の両面MCPチップの表面の構成を示す図である。
【図4】従来の両面MCPチップの裏面の構成を示す図である。
【符号の説明】
1 実装基板
2 メインチップ
3 IPチップ
4 インターフェース回路
5 IPチップコネクト用端子
6 メインチップコネクト用端子
7 IPチップボンディング用端子
8,10 配線領域
9 MCPチップ端子
Claims (10)
- 実装基板と、
前記実装基板の一方面に実装されたメインチップと、
前記実装基板の他方面に実装されたサブチップと、
前記メインチップ内の周辺の複数辺に分散して設けられ、前記メインチップと前記サブチップをインターフェースするインターフェース回路と、
前記インターフェース回路が設けられた箇所に対向した前記メインチップ周辺部の前記実装基板の両面に設けられ、前記実装基板を通して前記インターフェース回路と前記サブチップを接続するサブチップコネクト用端子と、
前記サブチップの周辺部の前記実装基板の他方面に設けられ、前記サブチップと接続されたサブチップボンディング端子と、
前記サブチップボンディング端子と前記サブチップコネクト用端子を接続するための第1の配線領域と
を有することを特徴とする半導体装置。 - 前記サブチップコネクト用端子が設けられていない前記メインチップ周辺部の前記実装基板の両面に設けられ、前記メインチップと外部を接続するメインチップコネクト用端子と、
前記実装基板の外周部に設けられ、前記メインチップと外部とを接続するMCPチップ端子と、
前記MCPチップ端子とメインチップコネクト用端子を接続するための第2の配線領域と
を有することを特徴とする請求項1記載の半導体装置。 - 前記インターフェース回路は、前記メインチップ内の周辺の複数辺の中央部に設けられている
ことを特徴とする請求項1記載の半導体装置。 - 前記MCPチップ端子は、前記実装基板の他方面に設けられている
ことを特徴とする請求項2記載の半導体装置。 - 実装基板と、
前記実装基板の一方面に実装されたメインチップと、
前記実装基板の他方面に実装されたサブチップと、
前記メインチップ内の周辺の複数辺に分散して設けられ、前記メインチップと前記サブチップをインターフェースするインターフェース回路と、
前記インターフェース回路が設けられた箇所に対向した前記メインチップ周辺部の前記実装基板の両面に設けられ、前記インターフェース回路と前記サブチップを接続するサブチップコネクト用端子と、
前記サブチップの周辺部の前記実装基板の他方面に設けられ、前記サブチップと接続されたサブチップボンディング端子と、
前記サブチップボンディング端子と前記サブチップコネクト用端子を接続するための第1の配線領域と
を有することを特徴とする両面MCPチップ。 - 前記サブチップコネクト用端子が設けられていない前記メインチップ周辺部の前記実装基板の両面に設けられ、前記実装基板を通して前記メインチップと外部を接続するメインチップコネクト用端子と、
前記実装基板の外周部に設けられ、前記メインチップと外部とを接続するMCPチップ端子と、
前記MCPチップ端子とメインチップコネクト用端子を接続するための第2の配線領域と
を有することを特徴とする請求項5記載の両面MCPチップ。 - 前記インターフェース回路は、前記メインチップ内の周辺の複数辺の中央部に設けられている
ことを特徴とする請求項5記載の両面MCPチップ。 - 前記MCPチップ端子は、前記実装基板の他方面に設けられている
ことを特徴とする請求項6記載の両面MCPチップ。 - 前記インターフェース回路は、前記メインチップ内の周辺の3辺に1つずつ設けられている
ことを特徴とする請求項1記載の半導体装置。 - 前記インターフェース回路は、前記メインチップ内の周辺の2辺に1つずつ設けられている
ことを特徴とする請求項1記載の半導体装置。
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