JPH0777234B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0777234B2 JPH0777234B2 JP62116315A JP11631587A JPH0777234B2 JP H0777234 B2 JPH0777234 B2 JP H0777234B2 JP 62116315 A JP62116315 A JP 62116315A JP 11631587 A JP11631587 A JP 11631587A JP H0777234 B2 JPH0777234 B2 JP H0777234B2
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- Japan
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- circuit
- development
- semiconductor integrated
- integrated circuit
- semiconductor chip
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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Description
【発明の詳細な説明】 〔概要〕 本発明は半導体集積回路であって、製品となる回路部と
開発支援回路とを別々の第1,第２の半導体チップ上に形
成し、開発時にパッケージによって上記第1,第２の半導
体チップ間の接続を行なうことにより、開発効率を向上
させ、開発期間を短縮する。
開発支援回路とを別々の第1,第２の半導体チップ上に形
成し、開発時にパッケージによって上記第1,第２の半導
体チップ間の接続を行なうことにより、開発効率を向上
させ、開発期間を短縮する。
本発明は半導体集積回路に関し、開発支援回路を用いて
製品となる回路部のハードウェア評価を行ない、上記製
品となる回路部を開発する半導体集積回路に関する。
製品となる回路部のハードウェア評価を行ない、上記製
品となる回路部を開発する半導体集積回路に関する。
従来より、ユーザの仕様に応じた回路構成のカスタム回
路としてASIC（アプリケーション・スペシフィック・イ
ンテグレーテッド・サーキット）半導体集積回路があ
る。
路としてASIC（アプリケーション・スペシフィック・イ
ンテグレーテッド・サーキット）半導体集積回路があ
る。
このような半導体集積回路には、予め記憶したソフトウ
ェアでハードウェアの制御を行なうもの、例えばシング
ルチップ・マイクロコンピュータがある。
ェアでハードウェアの制御を行なうもの、例えばシング
ルチップ・マイクロコンピュータがある。
上記ASICの半導体集積回路のシングルチップ・マイクロ
コンピュータを開発する場合には、このマイクロコンピ
ュータのハードウェアが仕様どうりに動作するかどうか
を評価し、かつマイクロコンピュータ内部のマスクROM
に書き込まれてマイクロコンピュータを動作させるプロ
グラムを開発する必要がある。
コンピュータを開発する場合には、このマイクロコンピ
ュータのハードウェアが仕様どうりに動作するかどうか
を評価し、かつマイクロコンピュータ内部のマスクROM
に書き込まれてマイクロコンピュータを動作させるプロ
グラムを開発する必要がある。
上記のシングルチップ・マイクロコンピュータの如きAS
ICの半導体集積回路を開発する場合、ハードウェア評価
用の開発支援半導体集積回路、プログラム開発用の開発
支援半導体集積回路、量産用の半導体集積回路夫々を独
立して開発している。
ICの半導体集積回路を開発する場合、ハードウェア評価
用の開発支援半導体集積回路、プログラム開発用の開発
支援半導体集積回路、量産用の半導体集積回路夫々を独
立して開発している。
第５図（Ａ）は量産用の半導体集積回路を示し、半導体
チップ10上にはCPU,ROM及びタイマ等の周辺回路で構成
されたカスタム回路11と、外部との信号の入出力を行な
うI/Oインターフェース12,13とが形成されている。
チップ10上にはCPU,ROM及びタイマ等の周辺回路で構成
されたカスタム回路11と、外部との信号の入出力を行な
うI/Oインターフェース12,13とが形成されている。
第５図（Ｂ）はハードウェア評価用の開発支援半導体集
積回路を示し、半導体チップ14上には、カスタム回路1
1,I/Oインターフェース12,13の他にカスタム回路11内の
バスラインに接続されるバッファ回路及び内部クロック
信号，タイミング信号，アドレス等を取り出す回路等の
ハードウェア評価用回路15及びI/Oインターフェース16
が設けられている。
積回路を示し、半導体チップ14上には、カスタム回路1
1,I/Oインターフェース12,13の他にカスタム回路11内の
バスラインに接続されるバッファ回路及び内部クロック
信号，タイミング信号，アドレス等を取り出す回路等の
ハードウェア評価用回路15及びI/Oインターフェース16
が設けられている。
第５図（Ｃ）はソフトウェア開発用の開発支援半導体集
積回路を示し、半導体チップ17上にはカスタム回路11,I
/Oインターフェース12,13の他に、カスタム回路11内の
バスラインに接続されるバッファ回路及びアドレス、デ
ータの入出力を行なうI/Oインターフェース等のソフト
ウェア開発用回路18,19が設けられている。
積回路を示し、半導体チップ17上にはカスタム回路11,I
/Oインターフェース12,13の他に、カスタム回路11内の
バスラインに接続されるバッファ回路及びアドレス、デ
ータの入出力を行なうI/Oインターフェース等のソフト
ウェア開発用回路18,19が設けられている。
従来はハードウェア評価用，ソフトウェア開発用，量産
用と３種類の半導体集積回路を独立に開発しなければな
らず、開発効率が悪く、量産用の半導体集積回路の論理
及びレイアウトの確定が早期に行なわれず開発期間が長
くなるという問題点があった。
用と３種類の半導体集積回路を独立に開発しなければな
らず、開発効率が悪く、量産用の半導体集積回路の論理
及びレイアウトの確定が早期に行なわれず開発期間が長
くなるという問題点があった。
本発明は上記の点に鑑みてなされたものであり、開発効
率が向上し、開発期間が短縮化する半導体集積回路を提
供することを目的とする。
率が向上し、開発期間が短縮化する半導体集積回路を提
供することを目的とする。
第１図は本発明の半導体集積回路の原理ブロック図を示
す。
す。
同図中、第１の半導体チップ20にはカスタム回路21及び
I/Oインターフェース22,23の製品となる回路部21〜23
と、製品では不要であるが開発時にカスタム回路21に対
して入出力が必要となる信号の開発用インターフェース
回路としてI/Oインターフェース24が形成されている。
I/Oインターフェース22,23の製品となる回路部21〜23
と、製品では不要であるが開発時にカスタム回路21に対
して入出力が必要となる信号の開発用インターフェース
回路としてI/Oインターフェース24が形成されている。
第２の半導体チップ25には上記製品となる回路部21〜23
のハードウェア評価を行ない、更には製品となる回路部
21〜23で用いるソフトウェアの開発を行なうための開発
支援回路26が形成されている。
のハードウェア評価を行ない、更には製品となる回路部
21〜23で用いるソフトウェアの開発を行なうための開発
支援回路26が形成されている。
第１及び第２の半導体チップ20,25夫々は開発時にパッ
ケージ30に搭載される。パッケージ30は開発用インター
フェース回路を含むI/Oインターフェース23,24と開発支
援回路26との間を接続する。
ケージ30に搭載される。パッケージ30は開発用インター
フェース回路を含むI/Oインターフェース23,24と開発支
援回路26との間を接続する。
本発明の半導体集積回路においては、開発時に開発支援
回路26を用いて製品となる回路部21〜23の少なくともハ
ードウェア評価、更にはソフトウェア開発が行なわれ
る。
回路26を用いて製品となる回路部21〜23の少なくともハ
ードウェア評価、更にはソフトウェア開発が行なわれ
る。
製品となる回路部21〜23,開発支援回路26は夫々第1,第
２の半導体チップ20,25上に別々に形成され、パッケー
ジ30により接続されている。このため開発後、第１の半
導体チップ20をそのレイアウトを変更することなく単一
のステージを持つパッケージに搭載するだけで量産用の
半導体集積回路を得ることができ、開発支援用，量産用
夫々の半導体集積回路を別々に開発する必要がない。
２の半導体チップ20,25上に別々に形成され、パッケー
ジ30により接続されている。このため開発後、第１の半
導体チップ20をそのレイアウトを変更することなく単一
のステージを持つパッケージに搭載するだけで量産用の
半導体集積回路を得ることができ、開発支援用，量産用
夫々の半導体集積回路を別々に開発する必要がない。
第２図は本発明の半導体集積回路の一実施例の平面図を
示す。図中、30は多層セラミックパッケージであり、ス
テージ31,32を有している。
示す。図中、30は多層セラミックパッケージであり、ス
テージ31,32を有している。
ステージ31には半導体チップ20が配置固定され、ステー
ジ32には半導体チップ25が配置固定される。
ジ32には半導体チップ25が配置固定される。
半導体チップ20内のI/Oインターフェース22〜24の複数
の端子夫々はパッケージ30のステージ31の周囲に設けら
れた複数の導体33夫々にワイヤボンディングされ、半導
体チップ25の開発支援回路26の複数の端子夫々はステー
ジ32の周囲に設けられた複数の導体34夫々にワイヤボン
ディングされている。
の端子夫々はパッケージ30のステージ31の周囲に設けら
れた複数の導体33夫々にワイヤボンディングされ、半導
体チップ25の開発支援回路26の複数の端子夫々はステー
ジ32の周囲に設けられた複数の導体34夫々にワイヤボン
ディングされている。
また、セラミックパッケージ30のI/Oインターフェース2
3,24に接続された複数の導体33とこれに対応する開発支
援回路26に接続されて複数の導体34とはセラミックパッ
ケージ30の各層間に設けられた導体（図示せず）によっ
て互いに接続されている。
3,24に接続された複数の導体33とこれに対応する開発支
援回路26に接続されて複数の導体34とはセラミックパッ
ケージ30の各層間に設けられた導体（図示せず）によっ
て互いに接続されている。
第３図（Ａ），（Ｂ），（Ｃ）は夫々第２図に示す半導
体集積回路の外観の一実施例の平面図，正面図，側面図
を示す。
体集積回路の外観の一実施例の平面図，正面図，側面図
を示す。
第３図（Ａ），（Ｂ），（Ｃ）において、パッケージ30
はピギーバックタイプのもので、複数のリード35と複数
のピギー端子36とを有している。
はピギーバックタイプのもので、複数のリード35と複数
のピギー端子36とを有している。
パッケージ30の下方に延びる複数のリード35は夫々複数
の端子33及び34に接続されており、そのピン配列は量産
用のパッケージのピン配列と同一とされている。パッケ
ージ30の上面に設けられた複数のピギー端子36は夫々複
数の端子34に接続されており、この複数のピギー端子36
に図中一点鎖線に示すEPROM（イレーザブル・プログラ
マブル・ROM）37の複数のリードが挿入接続される。
の端子33及び34に接続されており、そのピン配列は量産
用のパッケージのピン配列と同一とされている。パッケ
ージ30の上面に設けられた複数のピギー端子36は夫々複
数の端子34に接続されており、この複数のピギー端子36
に図中一点鎖線に示すEPROM（イレーザブル・プログラ
マブル・ROM）37の複数のリードが挿入接続される。
ここで、半導体チップ20の詳細な構成について第４図を
用いて説明する。
用いて説明する。
第４図中、40はCPUであり、41はCPU41で実行するプログ
ラム等を格納するマスクROMである。周辺回路42はユー
ザの仕様に応じたタイマ,A/Dコンバータ，レジスタ等で
ある。上記CPU40〜周辺回路42でカスタム回路21が構成
されている。
ラム等を格納するマスクROMである。周辺回路42はユー
ザの仕様に応じたタイマ,A/Dコンバータ，レジスタ等で
ある。上記CPU40〜周辺回路42でカスタム回路21が構成
されている。
これらのCPU40〜周辺回路42の周囲にはI/Oインターフェ
ース44〜49が設けられている。このI/Oインターフェー
ス44〜49で第１図に示すI/Oインターフェース22,23,24
が構成されている。更にCPU40〜I/Oインターフェース49
夫々は図中斜線を施したバスライン50により相互に接続
されている。
ース44〜49が設けられている。このI/Oインターフェー
ス44〜49で第１図に示すI/Oインターフェース22,23,24
が構成されている。更にCPU40〜I/Oインターフェース49
夫々は図中斜線を施したバスライン50により相互に接続
されている。
開発支援回路26はゲートアレイで構成され、ハードウェ
ア評価用回路とソフトウェア開発用回路とが形成されて
いる。
ア評価用回路とソフトウェア開発用回路とが形成されて
いる。
ハードウェア評価用回路は、例えば端子34に接続される
バッファ回路、カスタム回路21から供給される内部クロ
ック信号、タイミング信号，アドレス等をデータと時分
割して出力する回路、カスタム回路21内のCPU40をレデ
ィ状態，ストップ状態とする回路等である。
バッファ回路、カスタム回路21から供給される内部クロ
ック信号、タイミング信号，アドレス等をデータと時分
割して出力する回路、カスタム回路21内のCPU40をレデ
ィ状態，ストップ状態とする回路等である。
これによって、外部に接続されるテスタ等でCPU40を動
作中に中断させ、その動作状態を示すアドレス，タイミ
ング信号等を外部に読み出し、ハードウェアの評価を行
なうことができる。また、外部へのメモリアクセス時に
使用されるポートのデータのデータポートとしての機能
をエミュレートすることも可能である。
作中に中断させ、その動作状態を示すアドレス，タイミ
ング信号等を外部に読み出し、ハードウェアの評価を行
なうことができる。また、外部へのメモリアクセス時に
使用されるポートのデータのデータポートとしての機能
をエミュレートすることも可能である。
ソフトウェア開発用回路は、端子34に接続されるバッフ
ァ回路、カスタム回路21のアドレス及びデータの外部と
の入出力を行なうI/Oインターフェース等である。
ァ回路、カスタム回路21のアドレス及びデータの外部と
の入出力を行なうI/Oインターフェース等である。
これによってバスライン50に外部のEPROM37を接続し、
開発中のプログラムをマスクROM41の代りにEPROM37に格
納し、プログラム・デバッグを行ない、ソフトウェア開
発を行なうことができる。
開発中のプログラムをマスクROM41の代りにEPROM37に格
納し、プログラム・デバッグを行ない、ソフトウェア開
発を行なうことができる。
上記の開発支援用回路26を用いてハードウェア評価及び
ソフトウェア開発が終了すると、開発されたプログラム
に応じてマスクROM41のマスクパターンが決定されて半
導体チップ20の量産が行なわれる。
ソフトウェア開発が終了すると、開発されたプログラム
に応じてマスクROM41のマスクパターンが決定されて半
導体チップ20の量産が行なわれる。
量産時においては、半導体チップ20は単一のステージ及
び複数のリードを有し、ピギー端子の設けられていない
量産用のパッケージに搭載される。この場合、半導体チ
ップ20内のI/Oインターフェース24がアドレス，内部ク
ロック信号，タイミング信号等の開発支援回路26が必要
とするだけで量産用の半導体集積回路から出力する必要
のない信号の入出力を行なっているものであるため、こ
のI/Oインターフェース24は量産用のパッケージの端子
とは接続されない。
び複数のリードを有し、ピギー端子の設けられていない
量産用のパッケージに搭載される。この場合、半導体チ
ップ20内のI/Oインターフェース24がアドレス，内部ク
ロック信号，タイミング信号等の開発支援回路26が必要
とするだけで量産用の半導体集積回路から出力する必要
のない信号の入出力を行なっているものであるため、こ
のI/Oインターフェース24は量産用のパッケージの端子
とは接続されない。
このように半導体チップ20は開発時及び量産時を通して
レイアウトの変更がないため、従来の如くハードウェア
評価用，ソフトウェア開発用，量産用と３種類の半導体
集積回路を別々に開発する必要がない。これによって開
発効率が向上し、また開発期間が短縮化される。
レイアウトの変更がないため、従来の如くハードウェア
評価用，ソフトウェア開発用，量産用と３種類の半導体
集積回路を別々に開発する必要がない。これによって開
発効率が向上し、また開発期間が短縮化される。
また、開発支援回路26はゲートアレイの半導体チップ25
上に構成されるため、開発時の設計変更に柔軟に対応す
ることができる。また、カスタム回路21が異なる各種の
半導体チップ20に対しても、同一の開発支援回路26を持
つ半導体チップ25で共通にハードウェア評価及びソフト
ウェア開発を行なうことができる。
上に構成されるため、開発時の設計変更に柔軟に対応す
ることができる。また、カスタム回路21が異なる各種の
半導体チップ20に対しても、同一の開発支援回路26を持
つ半導体チップ25で共通にハードウェア評価及びソフト
ウェア開発を行なうことができる。
なお、半導体チップ20上でマスクROM41の代りにEPROMを
用いた半導体集積回路においては、開発支援回路26内に
ソフトウェア開発用回路を設ける必要はなく、上記実施
例に限定されない。
用いた半導体集積回路においては、開発支援回路26内に
ソフトウェア開発用回路を設ける必要はなく、上記実施
例に限定されない。
上述の如く、本発明の半導体集積回路によれば、開発支
援用，量産用夫々の半導体集積回路を開発する必要がな
く、開発効率が向上し、かつ開発期間が短縮化され、特
にASICで開発効率が向上して好適であり、実用上きわめ
て有用である。
援用，量産用夫々の半導体集積回路を開発する必要がな
く、開発効率が向上し、かつ開発期間が短縮化され、特
にASICで開発効率が向上して好適であり、実用上きわめ
て有用である。
第１図は本発明の半導体集積回路の原理ブロック図、 第２図は本発明回路の一実施例の平面図、 第３図は第２図に示す回路外観の一実施例の平面図，正
面図，側面図、 第４図は第１図の半導体チップの一実施例の構成図、 第５図は従来の量産用，ハードウェア評価用，ソフトウ
ェア開発用夫々の集積回路の一例のブロック構成図であ
る。 図面中、 20は第１の半導体チップ、 21はカスタム回路、 22〜24はI/Oインターフェース、 25は第２の半導体チップ、 26は開発支援回路、 30はパッケージである。
面図，側面図、 第４図は第１図の半導体チップの一実施例の構成図、 第５図は従来の量産用，ハードウェア評価用，ソフトウ
ェア開発用夫々の集積回路の一例のブロック構成図であ
る。 図面中、 20は第１の半導体チップ、 21はカスタム回路、 22〜24はI/Oインターフェース、 25は第２の半導体チップ、 26は開発支援回路、 30はパッケージである。
Claims (1)
- 【請求項１】製品となる回路部（21〜23）と、開発時の
該回路部（21〜23）の信号の入出力を行なう開発用イン
ターフェース回路（24）とが形成された第１の半導体チ
ップ（20）と、 開発時に該製品となる回路部（21〜23）の少なくともハ
ードウェア評価を行なう開発支援回路（26）が形成され
た第２の半導体チップ（25）と、 開発時に該第１の半導体チップ（20）と該第２の半導体
チップ（25）とを搭載し、少なくとも該開発用インター
フェース回路（24）と開発支援回路（26）との間を接続
するパッケージ（30）とより構成したことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116315A JPH0777234B2 (ja) | 1987-05-13 | 1987-05-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116315A JPH0777234B2 (ja) | 1987-05-13 | 1987-05-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281450A JPS63281450A (ja) | 1988-11-17 |
| JPH0777234B2 true JPH0777234B2 (ja) | 1995-08-16 |
Family
ID=14683951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62116315A Expired - Fee Related JPH0777234B2 (ja) | 1987-05-13 | 1987-05-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777234B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3938617B2 (ja) * | 1997-09-09 | 2007-06-27 | 富士通株式会社 | 半導体装置及び半導体システム |
| JP3847997B2 (ja) | 1999-01-22 | 2006-11-22 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置及び両面ｍｃｐチップ |
| JP4591241B2 (ja) * | 2005-07-06 | 2010-12-01 | 株式会社デンソー | マルチチップモジュール |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853162U (ja) * | 1981-10-06 | 1983-04-11 | シャープ株式会社 | 半導体装置 |
| JPS6235644A (ja) * | 1985-08-09 | 1987-02-16 | Nec Corp | 半導体装置 |
-
1987
- 1987-05-13 JP JP62116315A patent/JPH0777234B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63281450A (ja) | 1988-11-17 |
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