KR920003183B1 - 마이크로 프로세서 - Google Patents

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Abstract

내용 없음

Description

마이크로 프로세서
제1도는 일반적으로 종래의 마이크로 프로세서의 메모리 맵의 예를 나타내는 도.
제2a도 내지 제2c도는 마이크로 프로세서의 다른 버젼(version)들의 메모리 맵들 각각을 나타내는 도.
제3도는 마이크로 프로세서의 다른 버젼들을 평가하는데 사용하기 위한 종래의 평가용(evaluation) 메모리 맵을 나타내는 도.
제4도는 본 발명에 따른 프로세서의 실시예를 나타내는 시스템 블록도.
제5도는 제4도에 도시된 마이크로 프로세서 개발의 초기 단계를 나타내는 시스템 블록도.
제6도는 제4 도에 도시된 마이크로 프로세서의 중요한 부분을 나타내는 시스템 회로도.
본 발명은 일반적으로 마이크로 프로세서에 관한 것으로서, 보다 상세하게는, 피기칩(piggy chip)과 평가용 칩(evaluation chip)을 사용하여 개발된 마이크로 프로세서에 관한 것이다.
일반적으로 평가용 칩은 원-칩 구조를 갖는 대규모 집적회로 특히 마이크로 프로세서 개발의 초기 단계에서 사용된다. 평가용 칩은 프로그램을 저장하기 위한 마스크 리이드 온리 메모리(ROM)를 가지지 않는다. 이러한 이유 때문에, 외부의 메모리(피기 칩)로 설치된 소위 피기 백형 패키지(piggy back type Package)라 불리는 것이 사용된다. 마이크로 프러세서의 이러한 종류에 있어서, 외부의 메모리에 저장된 프로그램들은 소프트웨어의 개발을 목적으로 실행되며 기능 테스트를 행한다. 임의의 사양을 만족하는 기능이 얻어지는 경우, 마스크 ROM으로 소프트웨어를 라이트하기 위한 마스크 데이타 라이트 공정을 행한다. ROM을 포함한 하드웨어부분의 설계는 이 마스크 데이타 라이트 공정을 행할 때 이미 완성된다. 따라서, 논리, 회로 그리고 마스크 패턴의 설계는 이 완성된 하드웨어부분에 대하여 생략되며, 다른 소프트웨어 기능을 갖는 마이크로 프로세서들의 다른 종류를 제조하는 것이 가능하다.
그러나 이같은 마이크로 프로세서에서, ROM에 배치된 어드레스들, 랜덤 액세스 메모리(RAM) 그리고 입출력 인터페이스는 고정된다. 즉, 소위 메모리 맵이라 불리는 것이 고정된다. 결과적으로, 각 ROM들의 메모리 용량만이 다른 일군의 마이크로 프로세서 칩들을 생산하는 경우에 ROM 버젼들의 수에 대응하는 평가용 칩들의 수를 제조하는 것이 필요하다. 그러므로, 마이크로 프로세서 칩들의 이같은 일군을 개발하는 비용이 많다는 것이 문제점이다.
제1도는 ROM의 메모리 용량이 4K 바이트인 종래의 마이크로 프로세서의 메모리 맵의 예를 나타낸다. 이러한 경우에 있어서, 외부의 프로그램어블(ROM)등에 대하여 배치된 어드레스 영역은 평가시에 제1도에 제시된 "RAM 영역"에만 대응한다. RAM과 입출력 인터페이스에 대하여 배치된 어드레스 영역들 각각은 "RAM 영역"과 "I/O 영역"을 나타낸다. 따라서, 4K 바이트 메모리 용량의 ROM을 갖는 마이크로 프로세서를 평가하는데 사용하기 위한 평가용 칩은, 예를 들면, ROM들을 포함하는 마이크로 프로세서의 이러한 다른 버젼들의 하드웨어들이 동일하다 할지라도, 8K 바이트와 16K 바이트 메모리 용량의 ROM들을 갖는 마이크로 프로세서의 다른 버젼들의 정확한 평가를 하기위해 사용되진 않는다.
마이크로 프로세서 칩의 다른 버젼들이 동일한 평가용 칩을 사용하므로써 평가될 때 도입된 문제점들을 지금부터 서술할 것이다. 제2도의 2A,2B 그리고 2C 각각은 마이크로 칩의 버젼들 A,B 그리고 C의 메모리 맵을 나탄낸다. 제 2A,2B 그리고 2C로부터 일수 있듯이, 마이크로 프로세서 칩 버젼 A의 ROM은 가장 작은 메모리 용량을 가지며, 마이크로 프로세서 칩 버젼 B의 ROM은 중간의 메모리 용량을 갖고, 마이크로 프로세서 칩 버젼 C의 ROM은 가장 큰 용량을 갖는다. 이러한 경우에, 제3도에 도시된 바와 같이 평가용 칩의 메모리 맵이 설정되며 ROM에 대하여 배치된 어드레스들은 가장 큰 메모리 용량의 ROM을 갖는 마이크로 프로세서 버젼 C의 그것에 매치된다.
마이크로 프로세서 칩 버젼 C의 평가는 ROM 인에이블 신호가 마이크로 프로세서 칩 버젼 C의 ROM에 대하여 배치된 메모리 영역에서만 발생되기 때문에 제3도에 도시된 메모리 맵을 갖는 평가용 칩을 사용함으로써 충분히 행해진다. 그러나, 동일한 평가용 칩을 사용함으로써 마이크로 프로세서 칩 버젼 A(또는 B)를 평가하는 경우에, 메모리 영역
Figure kpo00001
(또는
Figure kpo00002
)에서 발생된 ROM 인에이블 신호는 마이크로 프로세서 칩 버젼 A(또는 B)의 ROM에 대하여 배치되지 않는다. 결과적으로, 마이크로 프로세서 칩 버젼 A(또는 B)의 정확한 평가가 제3도에 도시된 메모리 맵을 갖는 평가용 칩을 사용함으로써 행해지는 것은 아니다.
따라서, 본 발명의 일반적인 목적은 상술된 문제점들이 제거된 새롭고 유용한 마이크로 프로세서를 제공하기 위한 것이다.
본 발명의 더욱 특별한 목적은 다른 메모리 용량의 ROM들을 갖는 마이크로 프로세서의 다른 버젼들의 평가에 대하여 공통 평가용 칩의 사용이 인에이블한 마이크로 프로세서를 제공하기 위한 것이다.
본 발명의 또다른 목적은 프로그램들을 저장하기 위한 메모리를 포함하는 메모리 부, 메모리 부의 메모리에 저장된 프로그램들에 따라서 메모리 부에 저장된 데이타에 의거하여 동작을 수행하기 위한 중앙처리장치, 메모리에 대한 소정의 어드레스 영역의 배치를 나타내는 어드레스 영역정보를 소정의 타이밍으로 받아들이고 홀드하기 위한 홀딩 수단, 다음에 실행될 명령의 어드레스를 발생하기 위한 어드레스 발생수단, 어드레스 발생수단에 의해 발생된 어드레스가 소정의 어드레스 영역에 포함될 때 메모리에 대한 엑세스를 인에이블 하기 위한 액세스 인에이블 수단으로 이루어진 마이크로 프로세서를 제공하기 위한 것이다. 본 발명의 마이크로 프로세서에 따라서, 어드레스 영역정보를 단지 변화시킴으로써 프로그램어블 메모리 맵을 만드는 것이 가능하다.
따라서, 다른 메모리 용량의 ROM을 갖는 각각의 마이크로 프로세서의 버젼들이 다르다 할지라도, 어드레스 영역정보의 일부를 적절히 변화시킴으로써 마이크로 프로세서의 이러한 다른 버젼들을 평가하기 위한 단일 평가용 칩을 사용하는 것이 가능하다.
본 발명의 다른 특징과 장점은 수반된 도면에 의거하여 다음에 상세히 서술함으로써 더욱 분명해질 것이다.
제4도는 본 발명에 따른 실시예를 나타내며 제5도는 일반적으로 제4도에 도시된 마이크로 프로세서의 개발 초기 단계에서의 평가용 칩을 도시한다. 제4도와 5도에서, 마이크로 프로세서 1은 어드레스버스 14와 데이타 버스 15를 통하여 서로에 결합된 어드레스 제어부 2, 메모리부 6, 입출력 포트 9 그리고 중앙처리장치(CPU) 10을 갖는다.
어드레스 제어부 2는 리셋 회로 3, 프로그램 카운터 4 그리고 내부 어드레스 디코더 5로 구성된다. 리셋 회로 3은 외부의 리셋 신호 RESET에 응답하여 마이크로 프로세서 1내부의 초기 설정을 행하기 위한 제어신호 S1을 출력한다. 프로그램 카운터 4는 본질적으로, 다음에 실행될 명령의 어드레스를 나타내는 어드레스 신호 S2를 출력하기 위하여 명령이 실행될 때마다 카운트를 증가시키기 위한 어드레스 발생수단이다. 리셋 회로 3은 제어 신호 S1을 출력하고, 프로그램 카운터 4는 소정의 값(예를 들면, FFFD)으로 어드레스 신호 S2를 설정하여 어드레스 신호 S2를 출력한다. 내부의 어드레스 디코더 5는 프로그램 카운터 4로부터 받은 어드레스 신호 S2에 ROM 인에이블 신호 ROE,RAM 인에이블 신호 RAE 그리고 입출력 포트 인에이블 신호 IOE들 중의 하나를 출력한다. 내부의 어드레스 디코더 5는 프로그램 카운터 4로부터의 어드레스 신호 S2가 소정의 값(예를 들면, FFFD)으로 설정될 경우 적어도 ROM 인에이블 신호 ROE를 출력한다. 인에이블 신호들 ROE,RAE 그리고 IOE는 소정의 영역에서 소정의 규모를 갖는 메모리 공간을 분리하여 얻은 모든 분리된 메모리 영역에 대한 실행 매체를 지정하기 위한 지정자이다. 예를 들면, ROM 인에이블 신호 ROE는 실행매체로서 마스크 ROM 7을 지정하며 ROM 인에이블 신호 ROE가 출력되는 동안 ROM 7에 대해서만 액세스를 가능하게 한다.
메모리부 6은 ROM 7과 RAM 8로 구성된다. ROM 7은 정보의 명령과 여러가지 종류들을 포함하는 프로그램들을 저장한다. 마이크로 프로세서 1의 개발 초기 단계에서, 외부의 전기적인 프로그램어블 ROM(EPROM) 7A는 제5도에 도시된 바와 같이, ROM 7대신에 피기 메모리 칩으로 사용되고, 이 EPROM 7A는 마이크로 프로세서 1의 패키지 위에 분리할 수 있게 설치된다. RAM 인에이블 신호 RAE가 출력되는 동안 RAM 8에 대한 액세스가 가능하게 된다.
입출력 포트 9는 입력 버퍼들과 출력 버퍼들을 포함하고, 몇개의 포트들을 경유하여 마이크로 프로세서 1에 외부로부터 제공된 여러가지 입출력 인터페이스들에 결합된다. 예를 들면, 입력 또는 출력회로 9는 I/O 인에이블 신호 IOE가 출력되는 동안, 입출력 회로 9와 CPU 10사이의 정보의 전송과 수신을 위하여 지정된다.
CPU 10은 EPROM 7A로부터 도입된 명령에 응답하여 RAM 8에 저장된 데이타에 의거하여 동작을 수행하는 것과 같은 여러가지 공정들을 행하고 입출력 포트 9를 통하여 동작의 결과를 출력한다.
상술된 기능들 이외에, 본 실시예의 마이크로 프로세서는 다음의 추기적인 기능을 갖는다. 바꿔말하면, 내부의 어드레스 디코더 5는 또한 리셋 회로 3이 제저 신호 S1을 출력할 경우 어드레스 신호 S2의 소정의 값에 응답하여 EPROM 7A의 소정의 어드레스(예를 들면, FFFD)로부터 얻는 어드레스 영역 정보 AD를 저장하기 위한 홀딩 수단과 같은 기능을 한다. 게다가, 내부의 어드레스 디코더 5는 또한 어드레스 영역 정보 AD의 일정한 상위 비트들이 프로그램 카운터 4로부터 받은 어드레스 신호 S2의 상위 비트들과 일치되는 동안 ROM 인에이블 신호 ROE를 출력함으로써 소정의 어드레스 영역에 배치된 EPROM 7A에 대한 액세스를 인에이블 하기 위한 액세스 인에이블 수단과 같은 기능을 한다. 어드레스 영역 정보 AD는 EPROM 7A에 의해 형성된 메모리 공간의 특별히 접근하기 쉬운 영역을 지정하고, RAM 6과 입출력 포트 9는 이 영역내의 매체를 지정한다. 예를 들면, 제1도에 도시된 그것과 같은 ROM 영역은 어드레스 영역 정보 AD의 상위 두 비트들이 "10"일때 지정된다. 더구나, 다른 메모리 용량을 갖는 ROM들은 오드레스 영역 정보 AD의 값을 적당히 변화시킴으로써 지정될 수 있다.
제6도는 상술된 추가적인 기능들을 실행하기 위한 마이크로 프로세서의 중요한 부분이다. 제6도에서, 리셋 회로 3은 게이트 3a와 AND 게이트 3b를 갖는다. 한편, 내부의 어드레스 디코더 5는 D 플립-플롭들 5a 내지 5c, 익스클루시브-OR 게이트 5d 내지 5f NAND 게이트 5g을 갖는다. 파형 정형(wave shaping circuit) 회로를 구성하는 클락 신호 CLK와 AND 게이트 3b에 응답하여 동작한 게이트 3a를 통하여 통과한 외부의 리셋 신호 RESET는 제어 신호 S1과 마찬가지로 내부의 어드레스 디코더 5에 공급된다. 제어신호 S1은 플립-플롭들 5a 내지 5c의 래치 인에이블 단자들 LE에 공급된다. 플립-플롭들 5a,5b 그리고 5c 각각은 제어 신호 S1에 의하여 결정된 타이밍으로 어드레스 영역 정보 AD의 비트들 D7,D6 그리고 D5를 받아들이고, 그의 Q-출력단자들로부터 어드레스 영역 정보 AD의 비트들 D7,D6 그리고 D5를 출력한다. 게다가, 플립-플롭들 5a 내지 5c 각각은 다음 제어 신호 S1이 수신될 때까지 어드레스 영역 정보 AD의 비트들 D7,D6 그리고 D5를 잠시 저장한다. 플립-플롭들 5a,5b 그리고 5c의 Q-출력단자로부터 출력된 비트들 D7,D6 그리고 D5는 익스클루시브-OR 게이트 5d,5e 그리고 5f 각각에 제공되며 프로그램 카운터 4로부터 수신된 어드레스 신호 S2의 대응하는 세개의 비트들 A12,A11 그리고 A10와 비교된다. ROM 인에이블 신호 ROE는 NAND 게이트 5g로부터 출력되며 두개의 입력 비트들이 익스클루시브-OR 게이트들 5d 내지 5f의 모두에서 일치되면 단지 EPROM 7A에 공급된다.
이러한 배열에 따라서, 예를 들면, 메모리 맵위의 EPROM 7A의 영역은 EP ROM 7A의 소정의 어드레스 (예를 들면, FFFD)로 라이트된 어드레스 영역 정보 AD에 의하여 결정된다. 바꿔말하면, 외부의 리셋 신호 RESET이 수신되는 경우, 프로그램 카운터 4로부터의 어드레스 신호 S2는 소정의 어드레스(예를 들면, FFFD)를 나타낸다. EPROM 7A에 대한 액세스는 이 어드레스 신호 S2에 따라서 행해지며, 미리 라이트된 어드레스 영역 정보 AD는 EPROM 7A로부터 리이드된다. 읽어낸 어드레스 영역 정보 AD는 내부의 어드레스 디코더 5의 플립-플롭들 5a 내지 5c에 저장되며 그후 프로그램 카운터 4로부터 수신된 어드레스 신호 S2와 비교된다. 비교할 경우, 어드레스 영역 정보 AD와 어드레스 신호 S2의 일정한 상위 비트들이 비교된다. 따라서, 어드레스 영역 정보 AD와 어드레스 신호 S2의 비교된 비트들이 일치되면, 어드레스 영역 정보 AD에 의해 결정된 메모리 공간의 소정의 영역은 비교 결과에 의해 지시된다. 따라서, 비교된 비트들이 일치될 때 예를 들면, ROM 인에이블 신호 ROE가 출력될 경우, 소정의 영역의 실행 매체는 EPROM 7A이다. 더욱이, 메모리 맵위의 실행매체의 위치는, 예를 들면, EPROM 7A의 메모리 용량이 큰 경우에 자유로이 실행되는 것이 가능하도록, 어드레스 영역 정보 AD의 값을 약간씩 변화시킴으로써 변화될 수 있다.
본 실시예에 따라서, 메모리 맵 위의 영역을 나타내는 어드레스 영역 정보 AD는 EPROM 7A의 소정의 어드레스에 라이트되며, 외부의 리셋 신호 RESET의 입력시 어드레스 영역 정보 AD는 어드레스 디코더 5내에 저장된다. 그후, 프로그램 카운터 4로부터 입력된 어드레스 신호 S2와 어드레스 영역 정보 AD는 비교되며, 예를 들면, 메모리 맵 위의 EPROM 7A의 위치는 비교 결과에 따라 결정된다. 따라서, EPROM 7A의 어드레스 영역 정보만을 약간씩 변화시킴으로써 프로그램어블 메모리 맵을 만들 수 있다. 예를 들면, 버젼들이 다른 메모리 용량의 ROM들을 갖는다 할지라도 마이크로 프로세서의 다른 버젼들에 대하여 전용의 평가용 칩(EPROM 7A로서 사용된 것)을 제조하는 것을 불필요하다. 그러므로, 종래의 마이크로 프로세서에 비교하여 마이크로 프로세서의 생산 비용을 현저히 감소시키는 것이 가능하다.
서술된 실시예에서, 어드레스 영역 정보 AD는 EPROM 7A에 저장된다. 그러나, 어드레스 영역 정보 AD의 저장소가 예를 들면 EPROM 7A로만 제한되지 않으며, 마이크로 프로세서에 대하여 외부로부터 제공된 확장된 메모리에 어드레스 영역 정보 AD를 저장하는 것이 가능하다.
더욱이, 본 발명은 이러한 실시예들로만 제한되지 않으며, 본 발명의 영역으로부터 벗어나지 않고 여러가지 변화와 수정을 가할 수 있다.

Claims (12)

  1. 프로그램들을 저장하기 위한 메모리를 포함하는 메모리 부, 상기 메모리 부의 상기 메모리에 저장된 프로그램들에 따라서 상기 메모리 부에 저장된 데이타에 의거하여 동작을 실행하기 위한 중앙처리장치, 상기 메모리에 대하여 소정의 어드레스 영역의 배치를 나타내는 어드레스 영역 정보를 소정의 타이밍으로 받이들이고 홀드하기 위한 홀딩 수단, 다음에 실행될 명령의 어드레스를 발생하기 위한 어드레스 발생수단, 그리고 상기 어드레스 발생수단에 의해 발생된 어드레스가 상기 소정의 영역에 포함될 경우 상기 메모리에 대한 액세스를 인에이블 하기 위한 액세스 인에이블 수단으로 이루어진 마이크로 프로세서.
  2. 제1항에 있어서, 상기 홀딩 수단, 상기 어드레스 발생수단 그리고 상기 액세스 인에이블 수단이 단일 칩 위에 고정 설치되고, 상기 메모리가 상기 단일 칩 위에 분리할 수 있게 설치되는 마이크로 프로세서.
  3. 제1항에 있어서, 상기 메모리 부, 상기 홀딩 수단, 상기 어드레스 발생수단 그리고 상기 액세스 인에이블 수단이 단일 칩 위에 고정 설치되는 마이크로 프로세서.
  4. 제1항에 있어서, 상기 메모리가 어드레스 영역 정보를 저장하는 마이크로 프로세서.
  5. 제4항에 있어서, 상기 메모리가 리이드 온리 메모리인 마이크로 프로세서.
  6. 제1항에 있어서, 외부의 리셋 신호에 응답하여 제어 신호를 출력함으로써 마이크로 프로세서의 초기 설정을 행하기 위한 리셋 수단을 더 포함하는 마이크로 프로세서.
  7. 제6항에 있어서, 상기 메모리가 어드레스 영역 정보를 저장하고, 상기 홀딩수단이, 상기 리셋 수단이 제어 신호를 출력할 경우 어드레스 신호에 의해 지정된 상기 메모리의 어드레스로부터 리이드되는 어드레스 영역 정보를 홀드하기 위한 내부의 어드레스 디코더를 포함하는 마이크로 프로세서.
  8. 제6항에 있어서, 상기 메모리가 어드레스 영역 정보를 저장하고, 상기 액세스 인에이블 수단이, 어드레스 영역 정보의 적어도 일부의 값이 상기 어드레스 발생수단에 의해 발생된 어드레스의 일부 값과 일치될 때에 인에이블 신호를 출력함으로써 상기 메모리에 대한 액세스를 인에이블 하기 위한 내부의 어드레스 디코더를 포함하는 마이크로 프로세서.
  9. 제8항에 있어서, 상기 어드레스 영역 정보의 값이 메모리 맵 위의 상기 메모리에 대하여 배치된 소정의 어드레스 영역의 위치에 따라서 변화되는 마이크로 프로세서.
  10. 제1항에 있어서, 상기 어드레스 발생 수단이, 상기 중앙처리장치에 의해 명령이 실행될 때마다 카운트를 증가시키고 다음에 실행될 명령의 어드레스를 발생시키기 위한 프로그램 카운터를 포함하는 마이크로 프로세서.
  11. 제1항에 있어서, 상기 메모리 부가 랜덤 액세스 메모리와 리드 온리 메모리로 이루어지고, 상기 리드 온리 메모리가 상기 메모리로 구성되는 마이크로 프로세서.
  12. 제1항에 있어서, 상기 메모리가 어드레스 영역 정보를 저장하고, 어드레스 영역 정보의 값이 메모리 맵 위의 상기 메모리에 대하여 배치된 소정의 어드레스 영역의 위치에 따라서 변화하는 마이크로 프로세서.
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