JPH05151014A - エバリユエーシヨンチツプ - Google Patents
エバリユエーシヨンチツプInfo
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- JPH05151014A JPH05151014A JP3316763A JP31676391A JPH05151014A JP H05151014 A JPH05151014 A JP H05151014A JP 3316763 A JP3316763 A JP 3316763A JP 31676391 A JP31676391 A JP 31676391A JP H05151014 A JPH05151014 A JP H05151014A
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Abstract
(57)【要約】
【目的】 パッケージピン数を増加することなく、高速
動作時にもエバチップの内部情報を簡単かつ的確に出力
する。 【構成】 ＣＰＵ部１１０から内部データバスＤＢ０〜
ＤＢ７へ出力された内部情報は、該ＣＰＵ部１１０から
出力されるラッチ信号に基づき、ラッチ回路１２１〜１
２３にラッチされる。内部情報を読出す場合、それに対
応したセレクト信号ＳＥＬを外部より入力すると、出力
セレクト回路１３０はラッチ回路１２１〜１２３のうち
の一つの出力を選択し、その出力データをラッチデータ
バスＬＤＢ０〜ＬＤＢ７を介して一つの内部データ出力
端子１４３より外部へ出力する。この出力データに対し
てトレース等が行われる。
動作時にもエバチップの内部情報を簡単かつ的確に出力
する。 【構成】 ＣＰＵ部１１０から内部データバスＤＢ０〜
ＤＢ７へ出力された内部情報は、該ＣＰＵ部１１０から
出力されるラッチ信号に基づき、ラッチ回路１２１〜１
２３にラッチされる。内部情報を読出す場合、それに対
応したセレクト信号ＳＥＬを外部より入力すると、出力
セレクト回路１３０はラッチ回路１２１〜１２３のうち
の一つの出力を選択し、その出力データをラッチデータ
バスＬＤＢ０〜ＬＤＢ７を介して一つの内部データ出力
端子１４３より外部へ出力する。この出力データに対し
てトレース等が行われる。
Description
【０００１】
【産業上の利用分野】本発明は、エミュレータ（ｅｍｕ
ｌａｔｏｒ）に用いるマイクロコンピュータ等のプログ
ラム開発用集積回路であるエバリュエーションチップ
（ｅｖａｌｕａｔｉｏｎ ｃｈｉｐ、以下単にエバチッ
プという）、特にそのエバチップ内部の情報の読出し
（出力）方式に関するものである。
ｌａｔｏｒ）に用いるマイクロコンピュータ等のプログ
ラム開発用集積回路であるエバリュエーションチップ
（ｅｖａｌｕａｔｉｏｎ ｃｈｉｐ、以下単にエバチッ
プという）、特にそのエバチップ内部の情報の読出し
（出力）方式に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば特開昭５５−１１０３４９号公報に記載されるも
のがあり、以下その構成を図を用いて説明する。図２
は、前記文献に記載された従来のエバチップの一構成例
を示すブロック図である。
例えば特開昭５５−１１０３４９号公報に記載されるも
のがあり、以下その構成を図を用いて説明する。図２
は、前記文献に記載された従来のエバチップの一構成例
を示すブロック図である。
【０００３】従来のエバチップ１０は、中央処理装置部
（ＣＰＵ部）２０を内蔵し、複数の外部端子３１〜３６
が設けられている。ＣＰＵ部２０は、例えば、外部より
取込んだ命令をデコードして各種の制御信号を生成する
制御部と、算術演算や論理演算を行う算術論理ユニット
（ＡＬＵ）及びデータの一時記憶を行うアキュムレータ
（ＡＣＣ）等を有する演算部と、各種のレジスタやプロ
グラムカウンタ等を有するレジスタ部と、データを記憶
するランダム・アクセス・メモリ（ＲＡＭ）とを備えて
いる。ＣＰＵ部２０は、外部端子３１，３２に接続され
ると共に、内部データバスＤＢ０〜ＤＢ７を介して外部
端子３３に接続されている。さらに、ＣＰＵ部２０は、
ＡＣＣデータラッチ信号ＷＡＣＣを出力する外部端子３
４、ＲＡＭデータラッチ信号ＷＲＡＭを出力する外部端
子３５、及びＲＡＭアドレスラッチ信号ＷＡＤＲを出力
する外部端子３６に接続されている。
（ＣＰＵ部）２０を内蔵し、複数の外部端子３１〜３６
が設けられている。ＣＰＵ部２０は、例えば、外部より
取込んだ命令をデコードして各種の制御信号を生成する
制御部と、算術演算や論理演算を行う算術論理ユニット
（ＡＬＵ）及びデータの一時記憶を行うアキュムレータ
（ＡＣＣ）等を有する演算部と、各種のレジスタやプロ
グラムカウンタ等を有するレジスタ部と、データを記憶
するランダム・アクセス・メモリ（ＲＡＭ）とを備えて
いる。ＣＰＵ部２０は、外部端子３１，３２に接続され
ると共に、内部データバスＤＢ０〜ＤＢ７を介して外部
端子３３に接続されている。さらに、ＣＰＵ部２０は、
ＡＣＣデータラッチ信号ＷＡＣＣを出力する外部端子３
４、ＲＡＭデータラッチ信号ＷＲＡＭを出力する外部端
子３５、及びＲＡＭアドレスラッチ信号ＷＡＤＲを出力
する外部端子３６に接続されている。
【０００４】このようなエバチップ１０を用いてプログ
ラムのデバッグ等を行うには、評価対象となるプログラ
ムを格納したプログラムメモリ４０を、外部端子３１，
３２に接続すると共に、該エバチップ１０による命令実
行結果を一時保持するデータラッチ部５０を、外部端子
３３〜３６に接続する。データラッチ部５０は、エバチ
ップ１０による命令実行結果をその種類毎にそれぞれラ
ッチする複数のラッチ回路５１〜５３を有している。ラ
ッチ回路５１はＡＣＣデータラッチ信号ＷＡＣＣにより
エバチップ１０内のＡＣＣデータをラッチする回路、ラ
ッチ回路５２はＲＡＭデータラッチ信号ＷＲＡＭにより
該エバチップ１０内のＲＡＭデータをラッチする回路、
及びラッチ回路５３はＲＡＭアドレスラッチ信号ＷＡＤ
Ｒにより該エバチップ１０内のＲＡＭアドレスをラッチ
する回路である。
ラムのデバッグ等を行うには、評価対象となるプログラ
ムを格納したプログラムメモリ４０を、外部端子３１，
３２に接続すると共に、該エバチップ１０による命令実
行結果を一時保持するデータラッチ部５０を、外部端子
３３〜３６に接続する。データラッチ部５０は、エバチ
ップ１０による命令実行結果をその種類毎にそれぞれラ
ッチする複数のラッチ回路５１〜５３を有している。ラ
ッチ回路５１はＡＣＣデータラッチ信号ＷＡＣＣにより
エバチップ１０内のＡＣＣデータをラッチする回路、ラ
ッチ回路５２はＲＡＭデータラッチ信号ＷＲＡＭにより
該エバチップ１０内のＲＡＭデータをラッチする回路、
及びラッチ回路５３はＲＡＭアドレスラッチ信号ＷＡＤ
Ｒにより該エバチップ１０内のＲＡＭアドレスをラッチ
する回路である。
【０００５】プログラムメモリ４０内に格納された評価
対象となるプログラムを評価する場合、ＣＰＵ部２０内
のプログラムカウンタによってアドレスを決定し、その
アドレスを外部端子３１を介してプログラムメモリ４０
に与え、該プログラムメモリ４０から命令を読出し、そ
の命令を外部端子３２を介してＣＰＵ部２０内に取込
む。ＣＰＵ部２０では、取込んだ命令をデコード（解
読）し、そのデコード命令を実行して該命令実行結果を
内部データバスＤＢ０〜ＤＢ７へ出力する。
対象となるプログラムを評価する場合、ＣＰＵ部２０内
のプログラムカウンタによってアドレスを決定し、その
アドレスを外部端子３１を介してプログラムメモリ４０
に与え、該プログラムメモリ４０から命令を読出し、そ
の命令を外部端子３２を介してＣＰＵ部２０内に取込
む。ＣＰＵ部２０では、取込んだ命令をデコード（解
読）し、そのデコード命令を実行して該命令実行結果を
内部データバスＤＢ０〜ＤＢ７へ出力する。
【０００６】内部データバスＤＢ０〜ＤＢ７上のデータ
は、スルー状態で外部端子３３から外部へ出力され、そ
れがデータラッチ部５０内の各ラッチ回路５１〜５３へ
送られる。ＣＰＵ部２０から例えばＲＡＭデータラッチ
信号ＷＲＡＭが出力されると、該ＲＡＭデータラッチ信
号ＷＲＡＭが外部端子３５を介してラッチ回路５２へ出
力される。すると、ラッチ回路５２は、外部端子３３か
ら出力されたＲＡＭデータをラッチする。このラッチ回
路５２でラッチされたＲＡＭデータは、所定のタイミン
グで読出されるか、あるいは図示しないトレース回路へ
送られ、該ＲＡＭデータの評価が行われる。
は、スルー状態で外部端子３３から外部へ出力され、そ
れがデータラッチ部５０内の各ラッチ回路５１〜５３へ
送られる。ＣＰＵ部２０から例えばＲＡＭデータラッチ
信号ＷＲＡＭが出力されると、該ＲＡＭデータラッチ信
号ＷＲＡＭが外部端子３５を介してラッチ回路５２へ出
力される。すると、ラッチ回路５２は、外部端子３３か
ら出力されたＲＡＭデータをラッチする。このラッチ回
路５２でラッチされたＲＡＭデータは、所定のタイミン
グで読出されるか、あるいは図示しないトレース回路へ
送られ、該ＲＡＭデータの評価が行われる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成のエバチップ１０では、内部データバスＤＢ０〜ＤＢ
７上のデータをスルー状態で外部端子３３より外部に出
力し、それを外部のデータラッチ部５０でラッチしてい
る。そのため、エバチップ１０における命令実行の動作
速度が速くなると、内部データバスＤＢ０〜ＤＢ７上の
情報や、この情報を外部のデータラッチ部５０にラッチ
させるためのＡＣＣデータラッチ信号ＷＡＣＣ、ＲＡＭ
データラッチ信号ＷＲＡＭ、及びＲＡＭアドレスラッチ
信号ＷＡＤＲの出力タイミングが問題となる。
成のエバチップ１０では、内部データバスＤＢ０〜ＤＢ
７上のデータをスルー状態で外部端子３３より外部に出
力し、それを外部のデータラッチ部５０でラッチしてい
る。そのため、エバチップ１０における命令実行の動作
速度が速くなると、内部データバスＤＢ０〜ＤＢ７上の
情報や、この情報を外部のデータラッチ部５０にラッチ
させるためのＡＣＣデータラッチ信号ＷＡＣＣ、ＲＡＭ
データラッチ信号ＷＲＡＭ、及びＲＡＭアドレスラッチ
信号ＷＡＤＲの出力タイミングが問題となる。
【０００８】例えば、エバチップ１０の動作速度が５０
MHz や７０MHz 等といった高速動作になると、その内部
データバスＤＢ０〜ＤＢ７上の情報は２０nsとか１０ns
のデータ出力幅しかなく、エバチップ内部から外部へ出
力させるときの遅延時間等のバラツキを考慮してデータ
ラッチ部５０等の外部回路を設計しなければならず、そ
の設計が困難になるという問題があった。
MHz や７０MHz 等といった高速動作になると、その内部
データバスＤＢ０〜ＤＢ７上の情報は２０nsとか１０ns
のデータ出力幅しかなく、エバチップ内部から外部へ出
力させるときの遅延時間等のバラツキを考慮してデータ
ラッチ部５０等の外部回路を設計しなければならず、そ
の設計が困難になるという問題があった。
【０００９】本発明は、前記従来技術が持っていた課題
として、高速動作するエバチップの内部情報を読出し
（出力）する際に、内部情報のラッチタイミングに余裕
がなく、外部回路の設計が困難になる等の点について解
決したエバチップを提供するものである。
として、高速動作するエバチップの内部情報を読出し
（出力）する際に、内部情報のラッチタイミングに余裕
がなく、外部回路の設計が困難になる等の点について解
決したエバチップを提供するものである。
【００１０】
【課題を解決するための手段】本発明は、前記課題を解
決するために、外部より取込んだ命令をデコードしてそ
のデコード結果を実行し、該命令実行結果を外部へ出力
するエバチップにおいて、出力側がデータバスに共通接
続され、前記命令実行結果をその種類毎にそれぞれラッ
チする複数のラッチ回路と、前記データバスに接続され
該データバス上のデータを外部へ出力する内部データ出
力端子と、外部から供給されるセレクト信号に基づき、
前記各ラッチ回路の内容を選択的に前記データバスへ出
力させる出力セレクト回路とを、チップ内に設けてい
る。
決するために、外部より取込んだ命令をデコードしてそ
のデコード結果を実行し、該命令実行結果を外部へ出力
するエバチップにおいて、出力側がデータバスに共通接
続され、前記命令実行結果をその種類毎にそれぞれラッ
チする複数のラッチ回路と、前記データバスに接続され
該データバス上のデータを外部へ出力する内部データ出
力端子と、外部から供給されるセレクト信号に基づき、
前記各ラッチ回路の内容を選択的に前記データバスへ出
力させる出力セレクト回路とを、チップ内に設けてい
る。
【００１１】
【作用】本発明によれば、以上のようにエバチップを構
成したので、複数のラッチ回路は、データバスに出力さ
れる複数の命令実行結果を、該エバチップ内のラッチ信
号に基づき高速にラッチする。エバチップより内部情報
を読出す場合、その内部情報に応じたセレクト信号を該
エバチップに外部より入力する。すると、出力セレクト
回路は、入力されたセレクト信号に基づき、複数のラッ
チ回路の出力の一つを選択し、そのラッチデータをデー
タバスへ出力させる。このデータバス上のラッチデータ
は、内部データ出力端子より外部へ出力されるので、そ
の出力データに対するトレース等を行える。これによ
り、チップの外部端子（ピン）数を増加させることな
く、高速動作時にもエバチップの内部情報を簡単かつ的
確に出力できる。従って、前記課題を解決できるのであ
る。
成したので、複数のラッチ回路は、データバスに出力さ
れる複数の命令実行結果を、該エバチップ内のラッチ信
号に基づき高速にラッチする。エバチップより内部情報
を読出す場合、その内部情報に応じたセレクト信号を該
エバチップに外部より入力する。すると、出力セレクト
回路は、入力されたセレクト信号に基づき、複数のラッ
チ回路の出力の一つを選択し、そのラッチデータをデー
タバスへ出力させる。このデータバス上のラッチデータ
は、内部データ出力端子より外部へ出力されるので、そ
の出力データに対するトレース等を行える。これによ
り、チップの外部端子（ピン）数を増加させることな
く、高速動作時にもエバチップの内部情報を簡単かつ的
確に出力できる。従って、前記課題を解決できるのであ
る。
【００１２】
【実施例】図１は、本発明の一実施例を示すエバチップ
の機能ブロック図である。
の機能ブロック図である。
【００１３】このエバチップ１００は、外部のプログラ
ムメモリ４０に格納されたプログラムの評価を行うもの
であり、該プログラムメモリ４０から取込んだ命令をデ
コードしてそのデコード結果を実行するＣＰＵ部１１
０、該ＣＰＵ部１１０の命令実行結果を一時保持するデ
ータラッチ部１２０、及び“１”，“０”のセレクト信
号ＳＥＬに基づきデータラッチ部１２０内のデータを選
択的に出力させる出力セレクト回路１３０等を内蔵し、
さらに複数の外部端子１４１，１４２、内部データ出力
端子１４３、及びセレクト信号入力端子１４４等が設け
られている。
ムメモリ４０に格納されたプログラムの評価を行うもの
であり、該プログラムメモリ４０から取込んだ命令をデ
コードしてそのデコード結果を実行するＣＰＵ部１１
０、該ＣＰＵ部１１０の命令実行結果を一時保持するデ
ータラッチ部１２０、及び“１”，“０”のセレクト信
号ＳＥＬに基づきデータラッチ部１２０内のデータを選
択的に出力させる出力セレクト回路１３０等を内蔵し、
さらに複数の外部端子１４１，１４２、内部データ出力
端子１４３、及びセレクト信号入力端子１４４等が設け
られている。
【００１４】ＣＰＵ部１１０は、例えば、プログラムメ
モリ４０から取込んだ命令を命令レジスタで保持し、該
命令を命令デコーダで解読して各種の制御信号を出力す
る制御部１１１と、ＡＬＵ１１２ａでデータの算術演算
と論理演算を行い、そのデータをＡＣＣ１１２ｂで一時
記憶する演算部１１２と、プログラムメモリ４０に対す
るリードアドレスを指定するプログラムカウンタや各種
のレジスタを有するレジスタ部１１３と、データの記憶
を行うＲＡＭ１１４とを、備えている。このＣＰＵ部１
１０には、内部データバスＤＢ０〜ＤＢ７が接続されて
いる。内部データバスＤＢ０〜ＤＢ７には、例えば、Ａ
ＣＣ１１２ｂへのライトデータ、ＲＡＭ１１４ーのライ
トデータ、及びＲＡＭ１１４に対するライトアドレスが
出力されるものとする。
モリ４０から取込んだ命令を命令レジスタで保持し、該
命令を命令デコーダで解読して各種の制御信号を出力す
る制御部１１１と、ＡＬＵ１１２ａでデータの算術演算
と論理演算を行い、そのデータをＡＣＣ１１２ｂで一時
記憶する演算部１１２と、プログラムメモリ４０に対す
るリードアドレスを指定するプログラムカウンタや各種
のレジスタを有するレジスタ部１１３と、データの記憶
を行うＲＡＭ１１４とを、備えている。このＣＰＵ部１
１０には、内部データバスＤＢ０〜ＤＢ７が接続されて
いる。内部データバスＤＢ０〜ＤＢ７には、例えば、Ａ
ＣＣ１１２ｂへのライトデータ、ＲＡＭ１１４ーのライ
トデータ、及びＲＡＭ１１４に対するライトアドレスが
出力されるものとする。
【００１５】制御部１１１は、ＡＣＣ１１２ｂのライト
データのラッチタイミングを示すＡＣＣデータラッチ信
号ＷＡＣＣ、ＲＡＭ１１４へのライトデータのラッチタ
イミングを示すＲＡＭデータラッチ信号ＷＲＡＭ、及び
ＲＡＭアドレスのラッチタイミングを示すＲＡＭアドレ
スラッチ信号ＷＡＤＲ等を出力し、それらのラッチ信号
をデータラッチ部１２０へ与える。データラッチ部１２
０は、データ入力端子Ｄ、ラッチ信号入力端子Ｇ、出力
端子Ｑ、及びアウトプットイネーブル端子ＯＥをそれぞ
れ有する例えば３個のラッチ回路１２１〜１２３で構成
されている。
データのラッチタイミングを示すＡＣＣデータラッチ信
号ＷＡＣＣ、ＲＡＭ１１４へのライトデータのラッチタ
イミングを示すＲＡＭデータラッチ信号ＷＲＡＭ、及び
ＲＡＭアドレスのラッチタイミングを示すＲＡＭアドレ
スラッチ信号ＷＡＤＲ等を出力し、それらのラッチ信号
をデータラッチ部１２０へ与える。データラッチ部１２
０は、データ入力端子Ｄ、ラッチ信号入力端子Ｇ、出力
端子Ｑ、及びアウトプットイネーブル端子ＯＥをそれぞ
れ有する例えば３個のラッチ回路１２１〜１２３で構成
されている。
【００１６】ラッチ回路１２１はＡＣＣデータラッチ信
号ＷＡＣＣに基づき内部データバスＤＢ０〜ＤＢ７上の
ＡＣＣデータをラッチする回路、ラッチ回路１２２はＲ
ＡＭデータラッチ信号ＷＲＡＭに基づき内部データバス
ＤＢ０〜ＤＢ７上のＲＡＭデータをラッチする回路、及
びラッチ回路１２３はＲＡＭアドレスラッチ信号ＷＡＤ
Ｒに基づき内部データバスＤＢ０〜ＤＢ７上のＲＡＭア
ドレスをラッチする回路である。これらの各ラッチ回路
１２１〜１２３の出力端子Ｑは、ラッチデータバスＬＤ
Ｂ０〜ＬＤＢ７に共通接続され、該ラッチデータバスＬ
ＤＢ０〜ＬＤＢ７が外部端子である内部データ出力端子
１４３に接続されている。
号ＷＡＣＣに基づき内部データバスＤＢ０〜ＤＢ７上の
ＡＣＣデータをラッチする回路、ラッチ回路１２２はＲ
ＡＭデータラッチ信号ＷＲＡＭに基づき内部データバス
ＤＢ０〜ＤＢ７上のＲＡＭデータをラッチする回路、及
びラッチ回路１２３はＲＡＭアドレスラッチ信号ＷＡＤ
Ｒに基づき内部データバスＤＢ０〜ＤＢ７上のＲＡＭア
ドレスをラッチする回路である。これらの各ラッチ回路
１２１〜１２３の出力端子Ｑは、ラッチデータバスＬＤ
Ｂ０〜ＬＤＢ７に共通接続され、該ラッチデータバスＬ
ＤＢ０〜ＬＤＢ７が外部端子である内部データ出力端子
１４３に接続されている。
【００１７】出力セレクト回路１３０は、外部端子であ
るセレクト信号入力端子１４４から入力されるセレクト
信号ＳＥＬに基づき、各ラッチ回路１２１〜１２３のア
ウトプットイネーブル端子ＯＥを制御して各出力端子Ｑ
から選択的にラッチデータを出力させる機能を有し、ゲ
ート回路等で構成されている。
るセレクト信号入力端子１４４から入力されるセレクト
信号ＳＥＬに基づき、各ラッチ回路１２１〜１２３のア
ウトプットイネーブル端子ＯＥを制御して各出力端子Ｑ
から選択的にラッチデータを出力させる機能を有し、ゲ
ート回路等で構成されている。
【００１８】以上のような構成のエバチップ１００を用
いてプログラムメモリ４０内のプログラムの評価を行う
場合、ＣＰＵ部１１０内のレジスタ部１１３からライト
アドレスを出力し、該ライトアドレスを外部端子１４１
を介してプログラムメモリ４０へ与え、そのライトアド
レスに対応する命令を読出す。読出された命令は、外部
端子１４２を介してＣＰＵ部１１０内の制御部１１１へ
送られる。制御部１１１では、プログラムメモリ４０か
らの命令を命令レジスタに一時記憶し、その記憶した命
令を命令デコーダでデコードしてＣＰＵ部１１０内を制
御する各種の制御信号を出力すると共に、ＡＣＣデータ
ラッチ信号ＷＡＣＣ、ＲＡＭデータラッチ信号ＷＲＡ
Ｍ、及びＲＡＭアドレスラッチ信号ＷＡＤＲ等を内部デ
ータバスＤＢ０〜ＤＢ７へ出力する。ＣＰＵ部１１０で
は、演算部１１２内のＡＬＵ１１２ａ及びＡＣＣ１１２
ｂ等を用いて演算を行い、プログラムメモリ４０からの
命令を実行してその命令実行結果をＲＡＭ１１４等に格
納する。
いてプログラムメモリ４０内のプログラムの評価を行う
場合、ＣＰＵ部１１０内のレジスタ部１１３からライト
アドレスを出力し、該ライトアドレスを外部端子１４１
を介してプログラムメモリ４０へ与え、そのライトアド
レスに対応する命令を読出す。読出された命令は、外部
端子１４２を介してＣＰＵ部１１０内の制御部１１１へ
送られる。制御部１１１では、プログラムメモリ４０か
らの命令を命令レジスタに一時記憶し、その記憶した命
令を命令デコーダでデコードしてＣＰＵ部１１０内を制
御する各種の制御信号を出力すると共に、ＡＣＣデータ
ラッチ信号ＷＡＣＣ、ＲＡＭデータラッチ信号ＷＲＡ
Ｍ、及びＲＡＭアドレスラッチ信号ＷＡＤＲ等を内部デ
ータバスＤＢ０〜ＤＢ７へ出力する。ＣＰＵ部１１０で
は、演算部１１２内のＡＬＵ１１２ａ及びＡＣＣ１１２
ｂ等を用いて演算を行い、プログラムメモリ４０からの
命令を実行してその命令実行結果をＲＡＭ１１４等に格
納する。
【００１９】データラッチ部１２０内のラッチ回路１２
１では、ＡＣＣデータラッチ信号ＷＡＣＣに基づき、内
部データバスＤＢ０〜ＤＢ７上のＡＣＣデータをラッチ
する。ラッチ回路１２２では、ＲＡＭデータラッチ信号
ＷＲＡＭに基づき、内部データバスＤＢ０〜ＤＢ７上の
ＲＡＭデータをラッチする。また、ラッチ回路１２３で
は、ＲＡＭアドレスラッチ信号ＷＡＤＲに基づき、内部
データバスＤＢ０〜ＤＢ７上のＲＡＭアドレスをラッチ
する。
１では、ＡＣＣデータラッチ信号ＷＡＣＣに基づき、内
部データバスＤＢ０〜ＤＢ７上のＡＣＣデータをラッチ
する。ラッチ回路１２２では、ＲＡＭデータラッチ信号
ＷＲＡＭに基づき、内部データバスＤＢ０〜ＤＢ７上の
ＲＡＭデータをラッチする。また、ラッチ回路１２３で
は、ＲＡＭアドレスラッチ信号ＷＡＤＲに基づき、内部
データバスＤＢ０〜ＤＢ７上のＲＡＭアドレスをラッチ
する。
【００２０】例えば、ラッチ回路１２１からＡＣＣデー
タを読出す場合、そのラッチ回路１２１を選択するため
のセレクト信号ＳＥＬを、セレクト信号入力端子１４４
より入力する。出力セレクト回路１３０では、外部より
入力されたセレクト信号ＳＥＬに基づき、ラッチ回路１
２２，１２３の出力を禁止状態にすると共に、ラッチ回
路１２１の出力のみを許可する信号を該ラッチ回路１２
１に与える。すると、ラッチ回路１２１にラッチされた
ＡＣＣデータがラッチデータバスＬＤＢ０〜ＬＤＢ７へ
出力され、該ＡＣＣデータが内部データ出力端子１４３
を介して外部へ出力される。このＡＣＣデータを図示し
ないトレース回路等へ送れば、該トレース回路によって
ＡＣＣデータの評価が行える。
タを読出す場合、そのラッチ回路１２１を選択するため
のセレクト信号ＳＥＬを、セレクト信号入力端子１４４
より入力する。出力セレクト回路１３０では、外部より
入力されたセレクト信号ＳＥＬに基づき、ラッチ回路１
２２，１２３の出力を禁止状態にすると共に、ラッチ回
路１２１の出力のみを許可する信号を該ラッチ回路１２
１に与える。すると、ラッチ回路１２１にラッチされた
ＡＣＣデータがラッチデータバスＬＤＢ０〜ＬＤＢ７へ
出力され、該ＡＣＣデータが内部データ出力端子１４３
を介して外部へ出力される。このＡＣＣデータを図示し
ないトレース回路等へ送れば、該トレース回路によって
ＡＣＣデータの評価が行える。
【００２１】エミュレーション中に、他のラッチ回路１
２２，１２３のデータを読出す場合、それに応じたセレ
クト信号ＳＥＬをセレクト信号入力端子１４４に入力す
る。すると、入力されたセレクト信号ＳＥＬによって出
力セレクト回路１３０が動作し、該出力セレクト回路１
３０によって他のラッチ回路１２２または１２３の出力
がラッチデータバスＬＤＢ０〜ＬＤＢ７へ出力れ、該ラ
ッチデータバスＬＤＢ０〜ＬＤＢ７上のデータが内部デ
ータ出力端子１４３から外部へ出力される。これによ
り、トレース内容の変更を簡単に行える。
２２，１２３のデータを読出す場合、それに応じたセレ
クト信号ＳＥＬをセレクト信号入力端子１４４に入力す
る。すると、入力されたセレクト信号ＳＥＬによって出
力セレクト回路１３０が動作し、該出力セレクト回路１
３０によって他のラッチ回路１２２または１２３の出力
がラッチデータバスＬＤＢ０〜ＬＤＢ７へ出力れ、該ラ
ッチデータバスＬＤＢ０〜ＬＤＢ７上のデータが内部デ
ータ出力端子１４３から外部へ出力される。これによ
り、トレース内容の変更を簡単に行える。
【００２２】本実施例のエバチップ１００では、次のよ
うな利点を有している。 （ａ） 内部データバスＤＢ０〜ＤＢ７上のデータをラ
ッチするデータラッチ部１２０をエバチップ１００内に
設けたので、該内部データバスＤＢ０〜ＤＢ７上のラッ
チ対象となるデータとラッチ信号ＷＡＣＣ，ＷＲＡＭ，
ＷＡＤＲとのタイミング上の問題は、ＣＰＵ部１１０に
おける他のラッチタイミングと同様な問題となる。その
ため、エバチップ１００の動作速度が速くなっても、Ｃ
ＰＵ部１１０からラッチ信号ＷＡＣＣ，ＷＲＡＭ，ＷＡ
ＤＲを高速で出力できるので、従来のようなエバチップ
外部でラッチする場合と比較し、内部データバスＤＢ０
〜ＤＢ７上のデータのラッチタイミングに余裕を持たせ
ることができ、それによって高速動作時おいても、エバ
チップ１００の内部情報を的確に外部に読出し、トレー
ス等を行うことができる。
うな利点を有している。 （ａ） 内部データバスＤＢ０〜ＤＢ７上のデータをラ
ッチするデータラッチ部１２０をエバチップ１００内に
設けたので、該内部データバスＤＢ０〜ＤＢ７上のラッ
チ対象となるデータとラッチ信号ＷＡＣＣ，ＷＲＡＭ，
ＷＡＤＲとのタイミング上の問題は、ＣＰＵ部１１０に
おける他のラッチタイミングと同様な問題となる。その
ため、エバチップ１００の動作速度が速くなっても、Ｃ
ＰＵ部１１０からラッチ信号ＷＡＣＣ，ＷＲＡＭ，ＷＡ
ＤＲを高速で出力できるので、従来のようなエバチップ
外部でラッチする場合と比較し、内部データバスＤＢ０
〜ＤＢ７上のデータのラッチタイミングに余裕を持たせ
ることができ、それによって高速動作時おいても、エバ
チップ１００の内部情報を的確に外部に読出し、トレー
ス等を行うことができる。
【００２３】（ｂ） 出力セレクト回路１３０を内部に
設け、該出力セレクト回路１３０によってラッチ回路１
２１〜１２３の出力を選択的に一つの内部データ出力端
子１４３から外部へ出力する構成にしたので、任意のラ
ッチデータを、ラッチデータバスＬＤＢ０〜ＬＤＢ７及
び内部データ出力端子１４３を介して外部へ出力するこ
とが可能となり、エバチップ１００の外部端子（ピン）
数の増加を抑えることができる。
設け、該出力セレクト回路１３０によってラッチ回路１
２１〜１２３の出力を選択的に一つの内部データ出力端
子１４３から外部へ出力する構成にしたので、任意のラ
ッチデータを、ラッチデータバスＬＤＢ０〜ＬＤＢ７及
び内部データ出力端子１４３を介して外部へ出力するこ
とが可能となり、エバチップ１００の外部端子（ピン）
数の増加を抑えることができる。
【００２４】（Ｃ） エバチップ１００の内部情報に対
するエミュレーションを行っているときに、外部から入
力するセレクト信号ＳＥＬを変更することにより、ラッ
チデータバスＬＤＢ０〜ＬＤＢ７からの出力データの種
類（内容）を変更でき、それによってエミュレーション
中におけるトレース内容の変更が簡単に行える。
するエミュレーションを行っているときに、外部から入
力するセレクト信号ＳＥＬを変更することにより、ラッ
チデータバスＬＤＢ０〜ＬＤＢ７からの出力データの種
類（内容）を変更でき、それによってエミュレーション
中におけるトレース内容の変更が簡単に行える。
【００２５】なお、本発明は上記実施例に限定されず、
例えば内部データバスＤＢ０〜ＤＢ７上に読出されるデ
ータを他のデータに変更してもよい。この場合、データ
ラッチ部１２０の回路構成を変更し、それに対応するラ
ッチ信号をＣＰＵ部１１０から出力する構成にすればよ
い。また、ＣＰＵ部１１０は、他の機能ブロック等を付
加する等して図示以外の構成に変更してもよい。
例えば内部データバスＤＢ０〜ＤＢ７上に読出されるデ
ータを他のデータに変更してもよい。この場合、データ
ラッチ部１２０の回路構成を変更し、それに対応するラ
ッチ信号をＣＰＵ部１１０から出力する構成にすればよ
い。また、ＣＰＵ部１１０は、他の機能ブロック等を付
加する等して図示以外の構成に変更してもよい。
【００２６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、命令実行結果をラッチするラッチ回路をエバチッ
プ内に設けたので、該エバチップの内部情報を読出す際
に、内部情報のラッチタイミングに余裕を持たせること
ができる。そのため、高速動作時にもエバチップの内部
情報を的確に読出すことができ、高速動作に対応でき
る。しかも、複数のラッチ回路の内容を選択的に出力さ
せる出力セレクト回路をエバチップ内に設け、その選択
したラッチデータを外部データ出力端子より出力するよ
うにしたので、エバチップの外部端子（ピン）数の増加
を抑えることができる。さらに、外部から入力するセレ
ク信号によってラッチデータの出力内容を変更できるた
め、エミュレーション中のトレース内容等の変更が簡単
に行える。
れば、命令実行結果をラッチするラッチ回路をエバチッ
プ内に設けたので、該エバチップの内部情報を読出す際
に、内部情報のラッチタイミングに余裕を持たせること
ができる。そのため、高速動作時にもエバチップの内部
情報を的確に読出すことができ、高速動作に対応でき
る。しかも、複数のラッチ回路の内容を選択的に出力さ
せる出力セレクト回路をエバチップ内に設け、その選択
したラッチデータを外部データ出力端子より出力するよ
うにしたので、エバチップの外部端子（ピン）数の増加
を抑えることができる。さらに、外部から入力するセレ
ク信号によってラッチデータの出力内容を変更できるた
め、エミュレーション中のトレース内容等の変更が簡単
に行える。
【図１】本発明の実施例を示すエバチップの機能ブロッ
ク図である。
ク図である。
【図２】従来のエバチップの構成ブロック図である。
１００ エバチップ １１０ ＣＰＵ部 １２０ データラッチ部 １２１〜１２３ ラッチ回路 １３０ 出力セレクト回路 １４３ 内部データ出力端子 １４４ セレクト信号入力端子 ＤＢ０〜ＤＢ７ 内部データバス ＬＤＢ０〜ＬＤＢ７ ラッチデータバス ＳＥＬ セレクト信号
Claims (1)
- 【請求項１】 外部より取込んだ命令をデコードしてそ
のデコード結果を実行し、該命令実行結果を外部へ出力
するエバリュエーションチップにおいて、 出力側がデータバスに共通接続され、前記命令実行結果
をその種類毎にそれぞれラッチする複数のラッチ回路
と、 前記データバスに接続され該データバス上のデータを外
部へ出力する内部データ出力端子と、 外部から供給されるセレクト信号に基づき、前記各ラッ
チ回路の内容を選択的に前記データバスへ出力させる出
力セレクト回路とを、 チップ内に設けたことを特徴とするエバリュエーション
チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316763A JPH05151014A (ja) | 1991-11-29 | 1991-11-29 | エバリユエーシヨンチツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316763A JPH05151014A (ja) | 1991-11-29 | 1991-11-29 | エバリユエーシヨンチツプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05151014A true JPH05151014A (ja) | 1993-06-18 |
Family
ID=18080657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3316763A Pending JPH05151014A (ja) | 1991-11-29 | 1991-11-29 | エバリユエーシヨンチツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05151014A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7159057B2 (en) | 2004-03-26 | 2007-01-02 | Oki Electric Industry Co., Ltd. | Evaluation chip |
-
1991
- 1991-11-29 JP JP3316763A patent/JPH05151014A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7159057B2 (en) | 2004-03-26 | 2007-01-02 | Oki Electric Industry Co., Ltd. | Evaluation chip |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |