JP3104621B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
Description
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に集積回路装置のテスト回路に関するもの
である。
置に関し、特に集積回路装置のテスト回路に関するもの
である。
【０００１】
【従来の技術】従来、半導体集積回路装置のテスト回路
においては、内部回路の動作試験を行うために、内部メ
モリ領域の一部の空間をテストメモリ領域として設定
し、この領域に対し、あらかじめテスト命令コードやテ
ストデータ等を書き込んでおき、テストモードにおいて
はこれらのテスト命令コードやテストデータの書き込ま
れている領域をアクセスし、内部回路のテストを行って
いる。しかしこれではあらかじめ内部回路のテスト命令
コード、テストデータを確定しておく必要があり、また
不具合が発生した場合に解析性がきわめて低いという問
題があった。
においては、内部回路の動作試験を行うために、内部メ
モリ領域の一部の空間をテストメモリ領域として設定
し、この領域に対し、あらかじめテスト命令コードやテ
ストデータ等を書き込んでおき、テストモードにおいて
はこれらのテスト命令コードやテストデータの書き込ま
れている領域をアクセスし、内部回路のテストを行って
いる。しかしこれではあらかじめ内部回路のテスト命令
コード、テストデータを確定しておく必要があり、また
不具合が発生した場合に解析性がきわめて低いという問
題があった。
【０００２】これに対処するため、例えば特開平１−２
３９４８５号公報に開示されているように、テスト用の
メモリ領域をＲＡＭで構成し、外部からテスト用の命令
コードやテストデータをダウンロードし、しかる後にテ
ストを行う手法等も提案されてきている。しかし、一般
にＲＯＭに比べてＲＡＭの面積は大きく、また、外部か
らの書き込み回路等の冗長な回路を必要とするためチッ
プ面積の増大を招いていた。
３９４８５号公報に開示されているように、テスト用の
メモリ領域をＲＡＭで構成し、外部からテスト用の命令
コードやテストデータをダウンロードし、しかる後にテ
ストを行う手法等も提案されてきている。しかし、一般
にＲＯＭに比べてＲＡＭの面積は大きく、また、外部か
らの書き込み回路等の冗長な回路を必要とするためチッ
プ面積の増大を招いていた。
【０００３】またそのほかの方法として、メモリアクセ
スのための端子を外部端子に出力し、チップ外部からテ
スト命令コードやテストデータを取り込むという手法も
とられてきた。
スのための端子を外部端子に出力し、チップ外部からテ
スト命令コードやテストデータを取り込むという手法も
とられてきた。
【０００４】
【発明が解決しようとする課題】しかし、これらの従来
の技術においては、テスト用のメモリ領域を内部のメモ
リでまかなう場合においては、ハードウェア規模の増大
を招くという欠点があった。
の技術においては、テスト用のメモリ領域を内部のメモ
リでまかなう場合においては、ハードウェア規模の増大
を招くという欠点があった。
【０００５】また一方、メモリ空間の一部領域をテスト
領域として占有してしまい、全メモリ領域の有効な活用
を妨げるという欠点もある。特に近年様々なプロセッサ
のコア化が叫ばれ、マクロブロックを使ったＡＳＩＣシ
ステムの設計が現実的となってきているが、あらかじめ
テスト用にメモリ空間の一部を利用できなくしてしまう
ことはシステムの設計の自由度を著しく妨げる要因とな
ってきている。
領域として占有してしまい、全メモリ領域の有効な活用
を妨げるという欠点もある。特に近年様々なプロセッサ
のコア化が叫ばれ、マクロブロックを使ったＡＳＩＣシ
ステムの設計が現実的となってきているが、あらかじめ
テスト用にメモリ空間の一部を利用できなくしてしまう
ことはシステムの設計の自由度を著しく妨げる要因とな
ってきている。
【０００６】したがって、本発明の目的は、改良された
テスト手法を備えた半導体集積回路装置を提供すること
にある。
テスト手法を備えた半導体集積回路装置を提供すること
にある。
【０００７】本発明の他の目的は、ハードウェアの増大
を最小限に抑えてテストを可能として半導体集積回路装
置を提供することにある。
を最小限に抑えてテストを可能として半導体集積回路装
置を提供することにある。
【０００８】
【課題を解決するための手段】本発明による半導体集積
回路装置は、テスト領域アドレスデコーダを有し、テス
トモード制御信号によりテストモードであるときにはテ
スト領域アドレスデコーダの出力を有効とし、テストモ
ードでないときにはテスト領域アドレスデコーダの出力
を無効とする手段を有する。
回路装置は、テスト領域アドレスデコーダを有し、テス
トモード制御信号によりテストモードであるときにはテ
スト領域アドレスデコーダの出力を有効とし、テストモ
ードでないときにはテスト領域アドレスデコーダの出力
を無効とする手段を有する。
【０００９】さらにテスト領域アドレスデコーダの出力
が、テスト領域であることを示している場合には、通常
のメモリ領域へのアクセスを無効とし、外部メモリ領域
へのアクセスを有効とする手段を有する。
が、テスト領域であることを示している場合には、通常
のメモリ領域へのアクセスを無効とし、外部メモリ領域
へのアクセスを有効とする手段を有する。
【００１０】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１１】図１は本発明の一実施の形態による集積回
路の内部ブロック構成図である。本実施例においては、
内部データバス幅を１６ビットとし、アドレスバス幅を
１６ビットとする。また、テストモードにおいては０ｘ
ｅ０００ｈ以降の８ｋワードをテスト領域として使用す
る。このテストモード用の外部メモリ領域の容量、メモ
リ空間上の配置は必要分を必要な部分に設定すればよ
く、特にこの実施例にとらわれることはない。
路の内部ブロック構成図である。本実施例においては、
内部データバス幅を１６ビットとし、アドレスバス幅を
１６ビットとする。また、テストモードにおいては０ｘ
ｅ０００ｈ以降の８ｋワードをテスト領域として使用す
る。このテストモード用の外部メモリ領域の容量、メモ
リ空間上の配置は必要分を必要な部分に設定すればよ
く、特にこの実施例にとらわれることはない。
【００１２】本装置は、演算回路１、内部メモリ２、ア
ドレスデコーダ３、アドレスバス４、データバス５、デ
ータ線６，７，８，９，１０，１１，１２，１３，１
４，１５、より構成される。演算回路１は、シングルチ
ップマイクロプロセッサのうちのデータ演算を行うブロ
ックであり、データ線６より１６ビット幅のメモリアク
セスアドレスをアドレスバス４に出力し、データ線９よ
り１６ビットデータバス５とのデータの入出力を行う。
内部メモリ２は、シングルチップマイクロプロセッサに
内蔵される１ワード幅１６ビットのメモリで、データ線
１３の示す値により動作が励起され、データ線７から入
力されるアドレスバス４上のアドレスデータに従い、デ
ータ線１０よりデータバス５とデータの入出力を行う。
アドレスデコーダ３は、データ線１５より入力されるテ
ストモードを示す信号の値により、データ線８より入力
されるアドレスバス４上のアドレスデータをデコード
し、内部データメモリ領域のセレクト信号をデータ線１
３に出力するとともに、外部メモリセレクト信号をデー
タ線１４に出力する。そのほかアドレスバス４上のデー
タは、データ線１１より、外部メモリアクセスのための
外部アドレス端子に出力され、また、データバス５上の
データは、データ線１２により、外部データバス端子に
接続される。
ドレスデコーダ３、アドレスバス４、データバス５、デ
ータ線６，７，８，９，１０，１１，１２，１３，１
４，１５、より構成される。演算回路１は、シングルチ
ップマイクロプロセッサのうちのデータ演算を行うブロ
ックであり、データ線６より１６ビット幅のメモリアク
セスアドレスをアドレスバス４に出力し、データ線９よ
り１６ビットデータバス５とのデータの入出力を行う。
内部メモリ２は、シングルチップマイクロプロセッサに
内蔵される１ワード幅１６ビットのメモリで、データ線
１３の示す値により動作が励起され、データ線７から入
力されるアドレスバス４上のアドレスデータに従い、デ
ータ線１０よりデータバス５とデータの入出力を行う。
アドレスデコーダ３は、データ線１５より入力されるテ
ストモードを示す信号の値により、データ線８より入力
されるアドレスバス４上のアドレスデータをデコード
し、内部データメモリ領域のセレクト信号をデータ線１
３に出力するとともに、外部メモリセレクト信号をデー
タ線１４に出力する。そのほかアドレスバス４上のデー
タは、データ線１１より、外部メモリアクセスのための
外部アドレス端子に出力され、また、データバス５上の
データは、データ線１２により、外部データバス端子に
接続される。
【００１３】図２はアドレスデコーダ３の一例を示すゲ
ート回路図であり、４入力ＮＡＮＤゲート２１、インバ
ータ２２より構成される。テストモードを示す信号の入
力線であるデータ線１５は４入力ＮＡＮＤゲート２１の
入力に接続される。アドレスデータが入力されるデータ
線８のうち上位３ビットは、４入力ＮＡＮＤゲート２１
の入力に接続される。４入力ＮＡＮＤゲート２１の出力
はデータ線１４より外部メモリセレクト信号として出力
されるとともに、インバータ２２の入力に接続される。
インバータ１６の出力は、データ線１３より内部メモリ
セレクト信号として出力される。
ート回路図であり、４入力ＮＡＮＤゲート２１、インバ
ータ２２より構成される。テストモードを示す信号の入
力線であるデータ線１５は４入力ＮＡＮＤゲート２１の
入力に接続される。アドレスデータが入力されるデータ
線８のうち上位３ビットは、４入力ＮＡＮＤゲート２１
の入力に接続される。４入力ＮＡＮＤゲート２１の出力
はデータ線１４より外部メモリセレクト信号として出力
されるとともに、インバータ２２の入力に接続される。
インバータ１６の出力は、データ線１３より内部メモリ
セレクト信号として出力される。
【００１４】次に本装置の動作の説明を行う。まず通常
動作を行う場合について説明する。通常動作を行う場合
には、ｔｅｓｔ ｍｏｄｅ信号を‘０’とする。これに
よりデータ線１５から‘０’が４入力ＮＡＮＤゲート２
１に入力され、出力に接続されるデータ線１４は‘１’
となる。またインバータ２２の入力が‘１’となるた
め、出力に接続されるデータ線１３は‘０’となる。通
常メモリのチップセレクト信号は、ローレベルでアクテ
ィブである。従って本実施例においても、メモリセレク
ト信号が‘０’である時に、各メモリがアクティブとな
る様に考えるが、特に信号の‘０’／‘１’にとらわれ
る必要はない。たとえば‘１’でアクティブなメモリを
使用する場合には、各メモリセレクト信号を反転出力す
ればよい。本実施例においてはデータ線１４の値に従
い、外部メモリは非選択となり、内部メモリが選択され
る。この状態でシングルチップマイクロプロセッサを動
作させると、演算回路１から出力されるアドレスデータ
に従って内部メモリ２との間でデータの入出力を行うこ
とが可能となる。このとき外部メモリ領域は、外部メモ
リセレクト信号が非選択となっているため、動作しな
い。したがって、通常動作モードにおいては、演算回路
１は全てのアドレス空間において内部メモリ２をアクセ
スすることが可能となる。つまり、あらかじめテスト用
にメモリ空間上の特定領域を確保する必要がなく、全メ
モリ空間を有効に使用することが可能となる。
動作を行う場合について説明する。通常動作を行う場合
には、ｔｅｓｔ ｍｏｄｅ信号を‘０’とする。これに
よりデータ線１５から‘０’が４入力ＮＡＮＤゲート２
１に入力され、出力に接続されるデータ線１４は‘１’
となる。またインバータ２２の入力が‘１’となるた
め、出力に接続されるデータ線１３は‘０’となる。通
常メモリのチップセレクト信号は、ローレベルでアクテ
ィブである。従って本実施例においても、メモリセレク
ト信号が‘０’である時に、各メモリがアクティブとな
る様に考えるが、特に信号の‘０’／‘１’にとらわれ
る必要はない。たとえば‘１’でアクティブなメモリを
使用する場合には、各メモリセレクト信号を反転出力す
ればよい。本実施例においてはデータ線１４の値に従
い、外部メモリは非選択となり、内部メモリが選択され
る。この状態でシングルチップマイクロプロセッサを動
作させると、演算回路１から出力されるアドレスデータ
に従って内部メモリ２との間でデータの入出力を行うこ
とが可能となる。このとき外部メモリ領域は、外部メモ
リセレクト信号が非選択となっているため、動作しな
い。したがって、通常動作モードにおいては、演算回路
１は全てのアドレス空間において内部メモリ２をアクセ
スすることが可能となる。つまり、あらかじめテスト用
にメモリ空間上の特定領域を確保する必要がなく、全メ
モリ空間を有効に使用することが可能となる。
【００１５】次にテストモード時の動作を説明する。テ
ストモード時にはｔｅｓｔ ｍｏｄｅ信号を‘１’とす
る。これによりデータ線１５から、‘１’が４入力ＮＡ
ＮＤゲート２１に入力される。このとき、１６ビット幅
のデータ線８の上位３ビット、ビット１５〜ビット１３
の全てのビットが‘１’の時、すなわち０ｘｃ０００ｈ
〜０ｘｆｆｆｆｈ番地が入力された時に４入力ＮＡＮＤ
ゲート２１の出力が‘０’となる。したがって、このと
き外部メモリセレクト信号がアクティブとなり、逆に内
部メモリセレクト信号がインアクティブとなる。この状
態でシングルチップマイクロプロセッサの演算回路１
は、０ｘ００００ｈ〜０ｘｄｆｆｆｈ番地は内部メモリ
領域をアクセスし、０ｘｅ０００ｈ〜０ｘｆｆｆｆｈ番
地は外部メモリをアクセスすることとなる。
ストモード時にはｔｅｓｔ ｍｏｄｅ信号を‘１’とす
る。これによりデータ線１５から、‘１’が４入力ＮＡ
ＮＤゲート２１に入力される。このとき、１６ビット幅
のデータ線８の上位３ビット、ビット１５〜ビット１３
の全てのビットが‘１’の時、すなわち０ｘｃ０００ｈ
〜０ｘｆｆｆｆｈ番地が入力された時に４入力ＮＡＮＤ
ゲート２１の出力が‘０’となる。したがって、このと
き外部メモリセレクト信号がアクティブとなり、逆に内
部メモリセレクト信号がインアクティブとなる。この状
態でシングルチップマイクロプロセッサの演算回路１
は、０ｘ００００ｈ〜０ｘｄｆｆｆｈ番地は内部メモリ
領域をアクセスし、０ｘｅ０００ｈ〜０ｘｆｆｆｆｈ番
地は外部メモリをアクセスすることとなる。
【００１６】プロセッサのテストを行う場合には、命令
コードやテストデータ等を外部メモリ領域からプロセッ
サに入力する事によって、内部回路のテストを行うこと
が可能となり、また、あらかじめテスト命令コードや、
テストデータを内部に書き込んでおく必要もないため、
テスタビリティも向上する。
コードやテストデータ等を外部メモリ領域からプロセッ
サに入力する事によって、内部回路のテストを行うこと
が可能となり、また、あらかじめテスト命令コードや、
テストデータを内部に書き込んでおく必要もないため、
テスタビリティも向上する。
【００１７】テストメモリ領域として、限られた領域し
か使用しない場合には、外部メモリ領域を縮小すること
ができる。つまり１６ビット幅のアドレス空間のうち、
例えば１ｋワードをテスト領域に使用する場合には、外
部メモリに出力するアドレス端子は１０本でよく、テス
トのために必要な端子数を減少させることができる。さ
らにこのテストモードでは、外部メモリ領域に切り替え
たアドレス領域以外の領域に関しては、通常動作と同様
にアクセスできるためそのエリアにマッピングされてい
る周辺回路の検査を行うこともできる。
か使用しない場合には、外部メモリ領域を縮小すること
ができる。つまり１６ビット幅のアドレス空間のうち、
例えば１ｋワードをテスト領域に使用する場合には、外
部メモリに出力するアドレス端子は１０本でよく、テス
トのために必要な端子数を減少させることができる。さ
らにこのテストモードでは、外部メモリ領域に切り替え
たアドレス領域以外の領域に関しては、通常動作と同様
にアクセスできるためそのエリアにマッピングされてい
る周辺回路の検査を行うこともできる。
【００１８】本実施の形態においては一つのメモリ空間
についてのみの例を示したが、同様な回路をそれぞれの
メモリ空間に持つことにより、複数のメモリ空間を持つ
マイクロプロセッサのテスト回路に応用できる。例えば
ハーバーアーキテクチャを持つマイクロプロセッサで
は、命令メモリ領域とデータメモリ領域が分離され、二
つのメモリ空間を持つ。また、最近ではＤＳＰ等、より
多くのメモリ空間を持つシングルチップマイクロプロセ
ッサが知られてきている。各メモリ空間ごとにテストモ
ードでの設定を行うことで、各々のメモリ空間ごとに独
立して外部メモリ空間へのアクセスを制御することが可
能となる。また、この時ピンマルチプレクス等の手法に
より、外部端子数を減らすことが可能である。
についてのみの例を示したが、同様な回路をそれぞれの
メモリ空間に持つことにより、複数のメモリ空間を持つ
マイクロプロセッサのテスト回路に応用できる。例えば
ハーバーアーキテクチャを持つマイクロプロセッサで
は、命令メモリ領域とデータメモリ領域が分離され、二
つのメモリ空間を持つ。また、最近ではＤＳＰ等、より
多くのメモリ空間を持つシングルチップマイクロプロセ
ッサが知られてきている。各メモリ空間ごとにテストモ
ードでの設定を行うことで、各々のメモリ空間ごとに独
立して外部メモリ空間へのアクセスを制御することが可
能となる。また、この時ピンマルチプレクス等の手法に
より、外部端子数を減らすことが可能である。
【００１９】次に本発明の第二の実施の形態について詳
細に説明する。本実施の形態の基本構成は第一の実施例
と同様に、図１に示す構成をとるがアドレスデコーダ３
が、図３のように構成されている。
細に説明する。本実施の形態の基本構成は第一の実施例
と同様に、図１に示す構成をとるがアドレスデコーダ３
が、図３のように構成されている。
【００２０】本アドレスデコーダはテストアドレスデコ
ーダ３１、ＲＯＭアドレスデコーダ３２、ＲＡＭアドレ
スデコーダ３３、２入力ＮＡＮＤゲート３４，３５，３
６、データ線８，１３，１４，１５，３７，３８，３９
より構成される。各アドレスデコーダ３１，３２，３３
の入力にはデータ線８が接続され、テストアドレスデコ
ーダ３１の出力は、データ線３７に接続され、ＲＯＭア
ドレスデコーダ３２の出力は、データ線３８に接続さ
れ、ＲＡＭアドレスデコーダ３３の出力には、データ線
３９が接続される。２入力ＮＡＮＤゲート３４の入力に
はデータ線１５、及びデータ線３７が接続され、出力に
はデータ線１４が接続される。２入力ＮＡＮＤゲート３
６の入力にはデータ線１４及びデータ線３８が接続さ
れ、出力はデータ線１３のビット［１］に接続される。
２入力ＮＡＮＤゲート３６の入力にはデータ線１４及び
データ線３９が接続され、出力にはデータ線１３のビッ
ト［０］が接続される。
ーダ３１、ＲＯＭアドレスデコーダ３２、ＲＡＭアドレ
スデコーダ３３、２入力ＮＡＮＤゲート３４，３５，３
６、データ線８，１３，１４，１５，３７，３８，３９
より構成される。各アドレスデコーダ３１，３２，３３
の入力にはデータ線８が接続され、テストアドレスデコ
ーダ３１の出力は、データ線３７に接続され、ＲＯＭア
ドレスデコーダ３２の出力は、データ線３８に接続さ
れ、ＲＡＭアドレスデコーダ３３の出力には、データ線
３９が接続される。２入力ＮＡＮＤゲート３４の入力に
はデータ線１５、及びデータ線３７が接続され、出力に
はデータ線１４が接続される。２入力ＮＡＮＤゲート３
６の入力にはデータ線１４及びデータ線３８が接続さ
れ、出力はデータ線１３のビット［１］に接続される。
２入力ＮＡＮＤゲート３６の入力にはデータ線１４及び
データ線３９が接続され、出力にはデータ線１３のビッ
ト［０］が接続される。
【００２１】本実施形態における内部メモリ２は、ＲＯ
ＭとＲＡＭの二つのブロックより構成され、またデータ
線１３はそれぞれＲＯＭとＲＡＭのセレクト信号を持つ
ため２ビットのデータ線となり、ビット［１］がＲＯＭ
セレクト信号、ビット［０］がＲＡＭセレクト信号とな
る。
ＭとＲＡＭの二つのブロックより構成され、またデータ
線１３はそれぞれＲＯＭとＲＡＭのセレクト信号を持つ
ため２ビットのデータ線となり、ビット［１］がＲＯＭ
セレクト信号、ビット［０］がＲＡＭセレクト信号とな
る。
【００２２】テストアドレスデコーダ３１はデータ線８
より入力されるアドレスデータをデコードし、テストメ
モリ領域を示しているときに‘１’を出力し、テストメ
モリ領域以外を示している時に‘０’を出力する。ＲＯ
Ｍアドレスデコーダ３２はデータ線８より入力されるア
ドレスデータをデコードし、ＲＯＭメモリ領域を示して
いるときに‘１’を出力し、ＲＯＭメモリ領域以外を示
している時に‘０’を出力する。ＲＡＭアドレスデコー
ダ３３はデータ線８より入力されるアドレスデータをデ
コードし、ＲＡＭメモリ領域を示しているときに‘１’
を出力し、ＲＡＭメモリ領域以外を示している時に
‘０’を出力する。
より入力されるアドレスデータをデコードし、テストメ
モリ領域を示しているときに‘１’を出力し、テストメ
モリ領域以外を示している時に‘０’を出力する。ＲＯ
Ｍアドレスデコーダ３２はデータ線８より入力されるア
ドレスデータをデコードし、ＲＯＭメモリ領域を示して
いるときに‘１’を出力し、ＲＯＭメモリ領域以外を示
している時に‘０’を出力する。ＲＡＭアドレスデコー
ダ３３はデータ線８より入力されるアドレスデータをデ
コードし、ＲＡＭメモリ領域を示しているときに‘１’
を出力し、ＲＡＭメモリ領域以外を示している時に
‘０’を出力する。
【００２３】通常動作モード時においては、ｔｅｓｔ
ｍｏｄｅ信号として‘０’がデータ線１５より入力され
る。これにより、２入力ＮＡＮＤゲート３４の出力は
‘１’となり、外部メモリセレクト信号は、インアクテ
ィブとなる。また、２入力ＮＡＮＤゲート３５，３６の
各々の片側の入力が‘１’となるため、２入力ＮＡＮＤ
ゲート３５はデータ線３７の値を反転出力し、また、２
入力ＮＡＮＤゲート３６はデータ線３９の値を反転出力
する。従って、ＲＯＭアドレスデコーダ３２の出力がア
クティブとなったとき、内部メモリセレクト信号のう
ち、ＲＯＭセレクト信号がアクティブとなり、ＲＡＭア
ドレスデコーダ３３の出力がアクティブとなったとき、
内部メモリセレクト信号のうちＲＡＭセレクト信号がア
クティブとなる。これに応じて、アドレスがＲＯＭ領域
を示しているときには内部ＲＯＭとの間でデータの入出
力を行うことが可能となり、またアドレスがＲＡＭ領域
を示しているときには内部ＲＡＭとの間でデータの入出
力を行うことが可能となる。従って通常動作モードにお
いて、シングルチップマイクロプロセッサは、内部演算
回路１から出力されるアドレスデータに従い、メモリ空
間上の任意なアドレスにマッピングしてある内部メモリ
のＲＯＭあるいはＲＡＭにアクセスすることが可能とな
る。
ｍｏｄｅ信号として‘０’がデータ線１５より入力され
る。これにより、２入力ＮＡＮＤゲート３４の出力は
‘１’となり、外部メモリセレクト信号は、インアクテ
ィブとなる。また、２入力ＮＡＮＤゲート３５，３６の
各々の片側の入力が‘１’となるため、２入力ＮＡＮＤ
ゲート３５はデータ線３７の値を反転出力し、また、２
入力ＮＡＮＤゲート３６はデータ線３９の値を反転出力
する。従って、ＲＯＭアドレスデコーダ３２の出力がア
クティブとなったとき、内部メモリセレクト信号のう
ち、ＲＯＭセレクト信号がアクティブとなり、ＲＡＭア
ドレスデコーダ３３の出力がアクティブとなったとき、
内部メモリセレクト信号のうちＲＡＭセレクト信号がア
クティブとなる。これに応じて、アドレスがＲＯＭ領域
を示しているときには内部ＲＯＭとの間でデータの入出
力を行うことが可能となり、またアドレスがＲＡＭ領域
を示しているときには内部ＲＡＭとの間でデータの入出
力を行うことが可能となる。従って通常動作モードにお
いて、シングルチップマイクロプロセッサは、内部演算
回路１から出力されるアドレスデータに従い、メモリ空
間上の任意なアドレスにマッピングしてある内部メモリ
のＲＯＭあるいはＲＡＭにアクセスすることが可能とな
る。
【００２４】テストモードにおいては、ｔｅｓｔ ｍｏ
ｄｅ信号として‘１’がデータ線１５より入力される。
ここで、データ線８から入力されるアドレスデータの示
す値が、テスト用に外部メモリ領域にマッピングされた
領域を示したとき、テストアドレスデコーダ３１の出力
が‘１’となり、２入力ＮＡＮＤゲート３４の出力が
‘０’となる。このとき、２入力ＮＡＮＤゲート３５，
３６の各々の片側の入力が‘０’となるため、２入力Ｎ
ＡＮＤゲート３５，３６の出力は常に‘１’となる。い
ま仮にテストメモリ領域を包括する形でＲＯＭのメモリ
領域が設定されているとすると、テストモードにおいて
はＲＯＭのアドレスのうち、テストメモリ領域に関して
は内部ＲＯＭへのアクセスを取りやめ、外部メモリ領域
へのアクセスを行うこととなる。つまり演算回路の持つ
メモリ空間のうち、あらかじめ特定領域をテストメモリ
空間として、割付ておく必要がない。
ｄｅ信号として‘１’がデータ線１５より入力される。
ここで、データ線８から入力されるアドレスデータの示
す値が、テスト用に外部メモリ領域にマッピングされた
領域を示したとき、テストアドレスデコーダ３１の出力
が‘１’となり、２入力ＮＡＮＤゲート３４の出力が
‘０’となる。このとき、２入力ＮＡＮＤゲート３５，
３６の各々の片側の入力が‘０’となるため、２入力Ｎ
ＡＮＤゲート３５，３６の出力は常に‘１’となる。い
ま仮にテストメモリ領域を包括する形でＲＯＭのメモリ
領域が設定されているとすると、テストモードにおいて
はＲＯＭのアドレスのうち、テストメモリ領域に関して
は内部ＲＯＭへのアクセスを取りやめ、外部メモリ領域
へのアクセスを行うこととなる。つまり演算回路の持つ
メモリ空間のうち、あらかじめ特定領域をテストメモリ
空間として、割付ておく必要がない。
【００２５】本形態においては、内部メモリ領域がＲＯ
Ｍ、ＲＡＭの二つの領域に分割されている場合を示した
が、より多くの領域に分割されている場合においても同
様の手法により拡張を行うことが可能となる。つまり、
各メモリ領域に対するセレクト信号を生成する際に、テ
ストモード時のみアクティブとなるテストメモリ領域セ
レクト信号により、テストメモリ領域に該当するメモリ
空間を使用する領域セレクト信号（一つあるいは複数）
を、マスクすることで実現できる。また、分割された領
域のうちの一つあるいは複数の領域が外部メモリに割り
当てられている場合も考えられる。この場合は、テスト
メモリセレクト信号と通常モードにおける外部メモリセ
レクト信号の論理和を実際の外部メモリとして用いるこ
とにより対応ができる。この時、外部メモリをアクセス
するための外部アドレス端子や、外部データバス端子、
外部メモリセレクト信号出力端子等は共用する事ができ
る。
Ｍ、ＲＡＭの二つの領域に分割されている場合を示した
が、より多くの領域に分割されている場合においても同
様の手法により拡張を行うことが可能となる。つまり、
各メモリ領域に対するセレクト信号を生成する際に、テ
ストモード時のみアクティブとなるテストメモリ領域セ
レクト信号により、テストメモリ領域に該当するメモリ
空間を使用する領域セレクト信号（一つあるいは複数）
を、マスクすることで実現できる。また、分割された領
域のうちの一つあるいは複数の領域が外部メモリに割り
当てられている場合も考えられる。この場合は、テスト
メモリセレクト信号と通常モードにおける外部メモリセ
レクト信号の論理和を実際の外部メモリとして用いるこ
とにより対応ができる。この時、外部メモリをアクセス
するための外部アドレス端子や、外部データバス端子、
外部メモリセレクト信号出力端子等は共用する事ができ
る。
【００２６】また、アクセスすべきメモリの選択を行う
場合に、本実施例で示したような、チップセレクト信号
を用いる手法の他に、各メモリ領域に対するリード／ラ
イトストローブ信号を用いる手法も考えられるが、本実
施例における各メモリ領域セレクト信号をこれらのスト
ローブ信号のマスク信号として用いることにより、リー
ド／ライトストローブ信号を用いる手法にも対応するこ
とができる。
場合に、本実施例で示したような、チップセレクト信号
を用いる手法の他に、各メモリ領域に対するリード／ラ
イトストローブ信号を用いる手法も考えられるが、本実
施例における各メモリ領域セレクト信号をこれらのスト
ローブ信号のマスク信号として用いることにより、リー
ド／ライトストローブ信号を用いる手法にも対応するこ
とができる。
【００２７】さらに、これらのメモリ空間にメモリ以外
のハードウェア資源をマッピングする場合、テストメモ
リ領域以外にマッピングすることにより、テストモード
においても、これらのハードウェア資源を演算回路から
アクセスすることによってテストすることが可能とな
る。
のハードウェア資源をマッピングする場合、テストメモ
リ領域以外にマッピングすることにより、テストモード
においても、これらのハードウェア資源を演算回路から
アクセスすることによってテストすることが可能とな
る。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
テストモード時のみメモリ空間上の特定領域を外部メモ
リ空間に切り替えて扱うことによって、あらかじめテス
ト用の命令コードやテストデータを書き込んでおく必要
がないため、テストプログラムやテストデータの変更が
容易であるという効果を有する。また、内部にテスト命
令コードやテストデータを格納するための領域が不要で
あるため、専用の記憶用ハードウェア資源が必要なく、
ハードウェア規模を縮小することができる。また、テス
ト領域が、メモリ領域の一部を占有することがないた
め、メモリ空間上の設計の自由度を上げることが可能と
なる。さらに、メモリ空間のうちの一部の空間をテスト
領域として使用するため、アドレスデータの全てのビッ
トを外部端子として出力する必要がなくなるため、外部
端子数を縮小する事もできる。
テストモード時のみメモリ空間上の特定領域を外部メモ
リ空間に切り替えて扱うことによって、あらかじめテス
ト用の命令コードやテストデータを書き込んでおく必要
がないため、テストプログラムやテストデータの変更が
容易であるという効果を有する。また、内部にテスト命
令コードやテストデータを格納するための領域が不要で
あるため、専用の記憶用ハードウェア資源が必要なく、
ハードウェア規模を縮小することができる。また、テス
ト領域が、メモリ領域の一部を占有することがないた
め、メモリ空間上の設計の自由度を上げることが可能と
なる。さらに、メモリ空間のうちの一部の空間をテスト
領域として使用するため、アドレスデータの全てのビッ
トを外部端子として出力する必要がなくなるため、外部
端子数を縮小する事もできる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示すブロック構成図
【図２】本発明の図１のアドレスデコーダのブロック構
成図
成図
【図３】本発明の第２の実施の形態によるアドレスデコ
ーダのブロック構成図
ーダのブロック構成図
６，７，８，９，１０，１１，１２，１３，１４，１
５，３７，３８、および３９はデータ線
５，３７，３８、および３９はデータ線
Claims (4)
- 【請求項１】演算回路、内部メモリ、アドレスデコー
ダ、アドレスバス、データバスとを含む半導体集積回路
装置であって、 前記演算回路はデータ演算を行い、前記アドレスバスか
らメモリアクセスアドレスを出力し、前記データバスと
のデータの入出力を行い、前記内部メモリは、前記アド
レスデコーダからの内部メモリセレクト信号によって動
作が励起され、前記アドレスバス上のアドレスデータに
従って、前記データバスとのデータの入出力を行い、前
記アドレスデコーダは、テストモード指示信号を入力信
号として、前記テストモード指示信号の値により、前記
アドレスバス上のアドレスデータをデコードし、前記内
部メモリセレクト信号を前記内部メモリに出力するとと
もに、外部メモリセレクト信号を出力し、前記アドレス
バスは、外部メモリアクセスのための外部アクセス出力
端子に接続され、前記データバスは外部データバス端子
に接続されていることを特徴とする半導体集積回路装
置。 - 【請求項２】前記アドレスデコーダは、前記テストモー
ド指示信号がテストモードであることを示し、かつ前記
アドレスバス上のアドレスデータが特定の値の時に、前
記内部メモリを無効とする信号を前記内部メモリセレク
ト信号として出力し、前記外部メモリを有効とする信号
を前記外部メモリセレクト信号として出力し、前記テス
トモード指示信号がテストモードでないことを示す時に
は、前記内部メモリを有効とする信号を前記内部メモリ
セレクト信号として出力し、前記外部メモリを無効とす
る信号を前記外部メモリセレクト信号として出力するこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】前記外部メモリを有効にする際に、前記外
部メモリからテスト用の命令コード及びテストデータが
アクセスされることを特徴とする請求項２記載の半導体
集積回路装置。 - 【請求項４】 前記内部メモリはＲＯＭ領域とＲＡＭ領域
とを有し、前記アドレスデコーダは前記アドレスバス上
のアドレスデータに従って前記内部メモリを有効とする
信号を出力する際に、前記ＲＡＭ領域と前記ＲＯＭ領域
との選択信号として前記内部メモリセレクト信号を出力
することを特徴とする請求項１記載の半導体集積回路装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08174500A JP3104621B2 (ja) | 1996-07-04 | 1996-07-04 | 半導体集積回路装置 |
| EP97110668A EP0817202B1 (en) | 1996-07-04 | 1997-06-30 | Testing of a semi-conductor integrated circuit device |
| DE69722313T DE69722313T2 (de) | 1996-07-04 | 1997-06-30 | Prüfung einer integrierten Halbleiterschaltung |
| US08/889,100 US5991212A (en) | 1996-07-04 | 1997-07-07 | Semi-conductor integrated circuit device having an external memory and a test method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08174500A JP3104621B2 (ja) | 1996-07-04 | 1996-07-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1019988A JPH1019988A (ja) | 1998-01-23 |
| JP3104621B2 true JP3104621B2 (ja) | 2000-10-30 |
Family
ID=15979592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08174500A Expired - Fee Related JP3104621B2 (ja) | 1996-07-04 | 1996-07-04 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5991212A (ja) |
| EP (1) | EP0817202B1 (ja) |
| JP (1) | JP3104621B2 (ja) |
| DE (1) | DE69722313T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3204450B2 (ja) | 1998-04-15 | 2001-09-04 | 日本電気株式会社 | アドレスデコード回路及びアドレスデコード方法 |
| JP4489454B2 (ja) * | 2004-02-16 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1540923A (en) * | 1975-12-01 | 1979-02-21 | Intel Corp | Programmable single chip mos computer |
| JPS61278992A (ja) * | 1985-06-04 | 1986-12-09 | Toppan Moore Co Ltd | 故障検査機能を備えたｉｃカ−ド |
| JPS62293598A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 半導体記憶装置 |
| JPH0727011B2 (ja) * | 1988-03-18 | 1995-03-29 | 日本電気株式会社 | 大規模集積回路 |
| US4975641A (en) * | 1988-07-14 | 1990-12-04 | Sharp Kabushiki Kaisha | Integrated circuit and method for testing the integrated circuit |
| JPH05233352A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | マイクロプロセッサ |
| US5519657A (en) * | 1993-09-30 | 1996-05-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a redundant memory array and a testing method thereof |
-
1996
- 1996-07-04 JP JP08174500A patent/JP3104621B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-30 EP EP97110668A patent/EP0817202B1/en not_active Expired - Lifetime
- 1997-06-30 DE DE69722313T patent/DE69722313T2/de not_active Expired - Fee Related
- 1997-07-07 US US08/889,100 patent/US5991212A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5991212A (en) | 1999-11-23 |
| EP0817202A2 (en) | 1998-01-07 |
| DE69722313T2 (de) | 2004-04-29 |
| DE69722313D1 (de) | 2003-07-03 |
| EP0817202B1 (en) | 2003-05-28 |
| JPH1019988A (ja) | 1998-01-23 |
| EP0817202A3 (en) | 1999-05-26 |
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