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HINTERGRUND
DER ERFINDUNG
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Die vorliegende Erfindung bezieht
sich auf eine integrierte Halbleiterschaltung. Insbesondere bezieht
sich diese Erfindung auf eine Prüfschaltung einer
integrierten Halbleiterschaltung.
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Beschreibung
des Standes der Technik
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Um eine Leistungsüberprüfung einer internen Schaltung
durchzuführen,
wurde bisher bei der Prüfschaltung
der integrierten Halbleiterschaltung ein Teil des Raumes eines internen
Speicherbereiches auf einen Prüfspeicherbereich
eingestellt. Prüfanweisungskode,
Prüfdaten
usw. werden vorher in Form dieses Prüfspeicherbereiches geschrieben.
Auf den Bereich, in dem der Prüfanweisungskode
und die Testdaten geschrieben werden, wird in dem Prüfmodus zugegriffen,
wodurch die Prüfung
der internen Schaltung durchgeführt
wird. Bei diesem Prüfverfahren
ist es allerdings notwendig, Prüfanweisungskode und
Testdaten der internen Schaltung in Erfahrung zu bringen. Weiterhin
gibt es dort das Problem, dass, wenn ein Fehler auftritt, die analytische
Möglichkeit sehr
gering ist.
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Um solche Probleme zu bewältigen,
wird in der offengelegten japanischen Patentanmeldung Nr. HEI 1-239485
ein Prüfverfahren
offenbart. Bei diesem Prüfverfahren
wird der Speicherbereich für
die Prüfung
durch einen RAM gebildet. Der Prüfanweisungskode
und die Prüfdaten
werden von dem äußeren Bereich
heruntergeladen, bevor die Prüfung durchgeführt wird.
Allerdings ist allgemein der Bereich eines RAM größer als
der eines ROM. Da es notwendig ist, redundante Schaltungen, wie
z. B. eine Schreibschaltung, von dem äußeren Bereich der RAM bereitzustellen,
ist die Vergrößerung des
Chipbereiches notwendig.
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Ein Anschluss für Speicherzugriff vom äußeren Anschluss
wird als ein anderes Verfahren bereitgestellt, wodurch darin Prüfanweisungskode
und Testdaten von einem äußeren Chip
genommen werden.
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Die EP-A-0 556 826 beschreibt eine
integrierte Halbleiterschaltung mit einem Decoder zum Dekodieren
der eingegebenen Makroanweisungen und einer externen Prüfmoduseinstellschaltung.
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Bei dem Stand der Technik tritt allerdings
der Nachteil auf, dass die Vergrößerung der
Hardwareausmaße
erforderlich ist, wenn diese Verfahren erlauben, den Speicherbereich
für die
Prüfung
dem internen Speicher zuzuweisen.
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Ein Teil des Speicherplatzes wird
als Prüfbereich
belegt, so dass der Nachteil auftritt, dass der effektive praktische
Gebrauch des ganzen Speicherbereichs dementsprechend gestört wird.
Insbesondere sind in neuerer Zeit verschiedene Kerne des Prozessors
erforderlich. Die Gestaltung eines ACIC-Systems mit Makroblöcken ist
möglich.
Bei diesem Zustand wird der Freiheitsgrad der Gestaltung des Systems
merklich gestört,
da ein Teil des Speicherplatzes für die Prüfung nicht zuvor benutzt werden
kann.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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In Anbetracht des Vorangegangenen,
ist es eine Aufgabe der vorliegenden Endung, eine integrierte Halbleiterschaltung
mit einem verbesserten Prüfverfahren
bereitzustellen.
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Es ist eine andere Aufgabe der vorliegenden Erfindung,
eine integrierte Halbleiterschaltung bereitzustellen, die eine Prüfung der
internen Schaltung durchführen
kann, wobei die Vergrößerung der
Hardware auf ein Minimum gebracht wird.
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Nach einem Gesichtspunkt der vorliegenden Erfindung
wird zur Erreichung dieser Aufgabe eine integrierte Ein-Chip-Halbleiterschaltungsvorrichtung bereitgestellt,
die Adressdecodermittel zum Dekodieren aufweist, dass der Bereich
ein Prüfspeicherbereich
ist, wenn ein Prüfmodusanweisungssignal
es als Prüfmodus
bezeichnet, und es bewirkt, dass ein Dekodiersignal, das von den
Adressdecodermitteln ausgegeben wird, effektiv ist, während, wenn
ein Prüfmodusanweisungssignal
bezeichnet, dass es nicht in einem Prüfmodus ist, es bewirkt, dass
ein Dekodiersignal, das von diesen Adressdecodiermitteln ausgegeben
wird, nicht effektiv ist, wobei dem äußeren Teil des Speicherbereichs
der integrierten Halbleiterschaltungsvorrichtung der Speicherbereich
zugewiesen wird, auf den durch diese integrierte Halbleiterschaltungsvorrichtung
zugegriffen wird, wenn das Dekodiersignal aktiv ist.
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Wenn die Ausgabe des Prüfbereichadressdecoders
einen Prüfbereich
anzeigt, gibt es Mittel, um den Zugriff auf den normalen Speicherbereich nicht
wirksam und den Zugriff auf den äußeren Speicherbereich
wirksam werden zu lassen.
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Diese und weitere Aufgaben und neue
Eigenschaften der Erfindung werden verständlicher aus der folgenden
detaillierten Beschreibung, wenn sie im Zusammenhang mit den beiliegenden
Zeichnungen gelesen wird. Es wird allerdings ausdrücklich darauf
hingewiesen, dass die Zeichnungen nur Darstellungszwecken dienen
und nicht die Erfindung beschränken
sollen.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein Blockdiagramm, das ein erstes Ausführungsbeispiel nach der vorliegenden
Erfindung zeigt;
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2 ist
ein Blockdiagramm, das einen Adressendecoder von 1 zeigt; und
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3 ist
ein Blockdiagramm, das einen Adressendecoder eines zweiten Ausführungsbeispiels
nach der vorliegenden Erfindung zeigt.
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DETAILLIERTE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
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Ein bevorzugtes Ausführungsbeispiel
der Erfindung wird nun unter Bezug auf die beiliegenden Zeichnungen
detailliert beschrieben.
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1 ist
ein Blockdiagramm, das eine interne Schaltung einer integrierten
Schaltung eines ersten Ausführungsbeispiels
nach der vorliegenden Erfindung zeigt. Bei dem ersten Ausführungsbeispiel beträgt die interne
Datenbusbreite 16 Bit und die Adressbreite beträgt 16 Bit. Bei dem Prüfmodus werden
8 k Wörter
nach 0xe000h als ein Prüfbereich
benutzt. Es ist angemessen, die Kapazität des äußeren Speicherbereiches und
das Layout des Speicherplatzes für
den Prüfmodus
von sich aus nach den Anforderungen einzustellen. Es ist nicht nötig, bei
diesem Ausführungsbeispiel
zu verbleiben.
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Die detaillierte Schaltungsvorrichtung
nach dem ersten Ausführungsbeispiel
enthält
eine arithmetische Schaltung 1, einen internen Speicher 2,
einen Adressbus 4, einen Datenbus 5 und Datenleitungen 6, 7, 8, 9, 10, 11, 12, 13, 14 und 15.
Die arithmetische Schaltung ist ein Block innerhalb des Ein-Chip-Mikroprozessors,
bei dem der Block Daten arithmetisch durchführt und somit Speicherzugriffsadressen
mit 16-Bit-Adressen von der Datenleitung 6 an den Adressenbus 4 ausgegeben
werden. Die arithmetische Schaltung 1 führt Ein-/Ausgabe von Daten
in Ausdrücken
vom 16-Bit-Datenbus von der Datenleitung 9 durch. Der interne
Speicher 2 ist ein Speicher mit 16 Bit einer Ein-Wortbreite,
die in dem Ein-Chip-Mikroprozessor enthalten ist. Der Betrieb des
internen Speichers 2 wird durch einen Wert aktiviert, der
durch die Datenleitung 13 angezeigt wird. Der interne Speicher 2 folgt
Adressdaten auf dem Adressenbus 4, die von der Datenleitung 7 eingegeben
werden, und führt
somit Ein-/Ausgabe von Daten in Ausdrücken des Datenbusses 5 von
der Datenleitung 10 durch. Adressdaten, die von der Datenleitung 8 auf
dem Adressenbus 4 eingegeben werden, werden in Abhängigkeit
von einem Wert, der einen Prüfmodus
anzeigt, der von der Datenleitung 15 eingegeben wird, durch
den Adressendecoder 3 dekodiert, wobei der Adressendecoder 3 das
Auswahlsignal des internen Datenspeicherbereichs an die Datenleitung 13 und
das äußere Speicherauswahlsignal
an die Datenleitung 14 ausgibt. Daten auf dem Adressenbus 4.
werden an den anderen Adressenanschluss ausgegeben, um auf den äußeren Speicher von
der Datenleitung 11 zuzugreifen. Daten auf dem Datenbus 5 werden
mit dem äußere Anschluss
des Datenbusses durch die Datenleitung 12 verbunden.
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2 ist
eine Gateschaltungsansicht, die ein Beispiel des Adressendecoders 3 zeigt.
Der Adressendecoder 3 enthält ein 4-Eingangs-NAND-Gate 21 und
einen Inverter 22. Die Datenleitung 12, die die Eingabeleitung
eines Signals ist, das einen Prüfmodus
anzeigt, wird mit einem Eingang des 4-Eingangs-NAND-Gates 21 verbunden.
Höherwertige
3 Bit innerhalb der Datenleitung 8, an die Adressdaten eingegeben
werden, werden mit dem Eingang des 4-Eingangs-NAND-Gates 21 verbunden.
Die Ausgabe des 4-Eingangs-NAND-Gates 21 wird von der Datenleitung 14 als
ein äußeres Speicherauswahlsignal ausgegeben.
Der Ausgang des 4-Eingangs-NAND-Gates 21 wird mit dem Eingang
des Inverters 22 verbunden. Die Ausgabe des Inverters 16 wird
als ein internes Speicherauswahlsignal von der Datenleitung 13 ausgegeben.
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Als Nächstes wird der Betrieb der
integrierten Schaltungsvorrichtung beschreiben werden. Zuerst wird
ein Fall des Normalbetriebes beschrieben werden. Im Fall des Normalbetriebes
wird das Prüfmodussignal
auf "0" gesetzt. Auf Grund
dieser Einstellung wird von der Datenleitung 15 "0" an das 4-Eingangs-NAND-Gate 21 eingegeben,
so dass die Datenleitung 14, die mit dem Ausgabeende verbunden
ist, "1" wird. Da das Eingabeende
des Inverters 22 "1" wird, wird die Datenleitung 13,
die mit dem Ausgabeende verbunden ist, "0".
Im niedrigen Pegel ist das Chipauswahlsignal des normalen Speichers aktiv.
Wenn das Speicherauswahlsignal "0" ist, wobei dort
berücksichtigt
wird, dass der Speicher aktiv wird, ist es dementsprechend bei diesem
Ausführungsbeispiel
nicht nötig,
insbesondere auf "0"/"1" des
Signals beschränkt
zu sein. Wenn z. B. ein Speicher mit "1" benutzt
wird, ist es angemessen, Ausgabeinversion der entsprechenden Speicherauswahlsignale
durchzuführen.
Bei diesem Ausführungsbeispiel
gelangt der äußere Speicher
in Übereinstimmung
mit dem Wert der Datenleitung 14 in einen nicht ausgewählten Zustand,
so dass der interne Speicher ausgewählt wird. Wenn er es erlaubt,
den Ein-Chip-Mikroprozessor zu betreiben, kann unter diesem Zustand
die Eingabe/Ausgabe von Daten zwischen dem internen Speicher 2 und
dem Ein-Chip-Mikroprozessor durchgeführt werden. Zu dieser Zeit
arbeitet der äußere Speicherbereich
nicht, da das äußere Speicherauswahlsignal
in einem nicht ausgewählten
Zustand ist. Dementsprechend kann in dem normalen Betriebsmodus
die arithmetische Schaltung 1 auf dem internen Speicher 2 im
gesamten Adressenraum zugreifen. Insbesondere ist es nicht notwendig,
einen bestimmten Bereich des Adressenraumes für eine Prüfung im Voraus zu sichern,
so dass es möglich
wird, den gesamten Adressenraum effektiv zu benutzen.
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Als Nächstes wird der Betrieb zu
der Zeit des Prüfmodus
beschrieben werden. Zu der Zeit des Prüfmodus wird das Prüfmodussignal
auf "1" gesetzt. Auf Grund
dieser Einstellung wird "1" von der Datenleitung 15 an
das 4-Eingangs-NAND-Gate 21 eingegeben. Wenn alle Bits
der 3 höherwertigen
Bits der Datenleitung 8 mit 16-Bit-Breite und Bit 15 bis
Bit 13 "1" sind, ähnlich,
wenn die 0xc000h- bis 0xffffh-Adressen eingegeben werden, wird die
Ausgabe des 4-Eingangs-NAND-Gates 21 "0".
Dementsprechend wird zu dieser Zeit das äußere Speicherauswahlsignal
aktiv, während
im Gegenteil das interne Speicherauswahlsignal inaktiv wird. Beide
arithmetische Schaltungen 1 des Ein-Chip-Mikroprozessors greifen unter dieser
Bedingung die Adressen von 0x0000h bis 0xdfffh auf den internen
Speicherbereich zu, während
die Adressen von 0xc000h bis 0xffffh auf den äußeren Speicher zugreifen.
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Wenn die Prüfung des Prozessors durchgeführt wird,
kann die Prüfung
der internen Schaltung durchgeführt
werden, indem der Anweisungskode, Prüfdaten usw. an den Prozessor
von dem äußeren Speicherbereich
eingegeben werden. Es ist nicht notwendig, den Prüfanweisungskode
und die Prüfdaten
innerhalb der internen Schaltung zu schreiben, womit die Prüfbarkeit
verbessert wird.
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Wenn nur ein begrenzter Bereich als
der Prüfspeicherbereich
benutzt wird, kann der äußere Speicherbereich
verringert werden. Nämlich,
wenn ein 1 k Wort innerhalb des Adressenraums mit 16-Bit-Breite
als Prüfbereich
benutzt wird, ist es ausreichend, dass nur 10 Adressenanschlüsse für die Ausgabe
an den äußeren Speicher
bereitgestellt werden, so dass die notwendige Anzahl von Anschlüssen für die Prüfung verringert
werden kann. Weiterhin kann bei diesem Testmodus die Prüfung der
Peripherschaltung, die in diesem Bereich abgebildet wird, durchgeführt werden,
da der Zugriff darauf auf dieselbe Art wie bei dem normalen Betrieb
in Form von Bereichen mit der Ausnahme des Adressenbereiches durchgeführt werden
kann, der zu dem äußeren Speicherbereich
geschaltet ist.
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Bei diesem Ausführungsbeispiel wurde das Beispiel
nur hinsichtlich eines Speicherraumes gezeigt. Auf Grund der Tatsache,
dass der entsprechende Speicherraum dieselbe Schaltung hat, kann
auf die Prüfschaltung
des Mikroprozessors eine Anzahl von Speicherräumen angewandt werden. Zum
Beispiel sind bei dem Mikroprozessor mit Harvard-Architektur ein
Anweisungsspeicherbereich und ein Datenspeicherbereich in zwei Speicherräume getrennt. Seit
neuerem sind Ein-Chip-Prozessoren mit einer großen Anzahl von Adressenräumen wie
z. B. digitale Signalprozessoren (DSP) usw. bekannt. Bei diesen
Prozessoren ist es möglich
geworden, einen Zugriff auf den äußeren Speicherbereich
bei jedem Speicherbereich unabhängig
zu steuern. Gleichzeitig kann die Anzahl der äußeren Anschlüsse durch
das Verfahren des Pin-Multiplexens usw. verringert werden.
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Als Nächstes wird ein zweites Ausführungsbeispiel
der Erfindung detailliert beschrieben. Obwohl der Grundaufbau des
zweiten Ausführungsbeispiels
ein Aufbau ist, der ähnlich
dem in 1 gezeigten ersten
Ausführungsbeispiel
ist, wird ein Adressendecoder 3, wie in 3 gezeigt, gebildet.
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Der Adressendecoder 3 enthält einen
Prüfadressendecoder 31,
einen ROM-Adressendecoder 32, einen RAM-Adressendecoder 33,
ein 2-Eingangs-NAND-Gate 34, 35 und 36 und
Datenleitungen 8, 13, 14, 37, 38 und 39.
Die Datenleitung 8 wird mit Eingangsenden entsprechender
Adressendecoder 31, 32 und 33 verbunden.
Die Datenleitung 37 wird mit einem Ausgangsende des Prüfadressendecoders 31 verbunden.
Die Datenlei tung 38 wird mit einem Ausgangsende des ROM-Adressendecoders 32 verbunden.
Die Datenleitung 39 wird mit einem Ausgangsende des RAM-Adressendecoders 33 verbunden.
Die Datenleitung 15 und die Datenleitung 37 werden
mit einem Eingangsende des 2-Eingangs-NAND-Gates 34 verbunden.
Die Datenleitung 14 wird mit einem Ausgangsende des 2-Eingangs-NAND-Gates 34 verbunden.
Die Datenleitung 14 und die Datenleitung 38 werden
mit dem Eingangsende des 2-Eingangs-NAND-Gates 35 verbunden.
Bit [1] der Datenleitung 13 wird mit einem Ausgangsende
des 2-Eingangs-NAND-Gates 35 verbunden.
Die Datenleitung 14 und die Datenleitung 39 werden
mit dem Eingangsende des 2-Eingangs-NAND-Gates 36 verbunden.
Bit [0] der Datenleitung 13 wird mit einem Ausgangsende
des 2-Eingangs-NAND-Gates 36 verbunden.
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Der interne Speicher 2 des
zweiten Ausführungsbeispiels
wird aus zwei Blöcken
des ROM und des RAM gebildet. Die Datenleitung 13 wird
eine 2-Bit-Datenleitung, da die Datenleitung 13 ein Auswahlsignal
des ROM bzw. des RAM aufweist. Bit [1] ist ein ROM-Auswahlsignal
und Bit [0] ist ein RAM-Auswahlsignal.
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Der Prüfadressendecoder 31 dekodiert Adressendaten,
die von der Datenleitung 8 eingegeben werden, und gibt "1" aus, wenn der Prüfadressendecoder 31 einen
Prüfspeicherbereich
bezeichnet, während
er "0" ausgibt, wenn der
Prüfadressendecoder 31 keinen
Prüfspeicherbereich
anzeigt. Der ROM-Adressendecoder 32 dekodiert Adressendaten,
die von der Datenleitung 8 eingegeben werden, und gibt "1" aus, wenn der ROM-Adressendecoder 32 einen ROM-Speicherbereich
bezeichnet, während er "0" ausgibt, wenn der ROM-Adressendecoder 32 keinen
ROM-Speicherbereich anzeigt. Der RAM-Adressendecoder 33 dekodiert
Adressendaten, die von der Datenleitung 8 eingegeben werden,
und gibt somit "1" aus, wenn der RAM-Adressendecoder 33 einen
RAM-Adressenbereich bezeichnet, während der "0" ausgibt,
wenn der RAM-Adressendecoder 33 keinen RAM-Speicherbereich
bezeichnet.
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Zu der Zeit des normalen Betriebsmodus wird "0" als das Prüfmodussignal von der Datenleitung 15 eingegeben.
Auf Grund der Eingabe wird die Ausgabe des 2-Eingangs-NAND-Gates 34 "1", während
das äußere Teil-Speicherauswahlsignal
inaktiv wird. Da die Eingabe von einer Seite der entsprechenden
2-Eingangs-NAND-Gates 35 und 36 "1" wird, gibt das 2-Eingangs-NAND-Gate 35 einen
invertierten Wert der Datenleitung 37 und gibt das 2-Eingangs-NAND-Gate 36 einen
invertierten Wert der Datenleitung 39 aus. Wenn die Ausgabe
des ROM-Adressendecoders 32 aktiv wird, wird dementsprechend
das ROM-Auswahlsignal innerhalb des internen Speicherauswahlsignals
aktiv und wenn die Ausgabe des RAM-Adressendecoders 33 aktiv
wird, wird das RAM-Auswahlsignal
innerhalb des internen Speicherauswahlsignals aktiv. Wenn die Adresse den
ROM-Bereich anzeigt, wird auf Grund dieses Zustands die Ein-/Ausgabe
von Daten in Beziehung zu dem internen ROM möglich, während, wenn die Adresse den
RAM-Bereich anzeigt,
die Ein-/Ausgabe von Daten in Beziehung zu dem internen RAM möglich wird.
Zu der Zeit des normalen Betriebsmodus kann dementsprechend der
Ein-Chip-Prozessor
auf das ROM oder das RAM des internen Speichers zugreifen, der auf
einer unabhängigen
Adresse auf dem Speicherraum in Übereinstimmung
mit den Adressdaten abgebildet ist, die von der internen arithmetischen
Schaltung 1 ausgegeben werden.
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Bei dem Prüfmodus wird "1" als das Prüfmodussignal von der Datenleitung 15 eingegeben. Wenn
der Wert, der durch die Adressendaten angezeigt ist, die von der
Datenleitung 8 eingegeben werden, zu dieser Zeit den Bereich
bezeichnen, der in den äußeren Speicherbereich
für die
Prüfung
abgebildet wird, wird die Ausgabe des Prüfadressendecoders 31 "1" und wird die Ausgabe des 2-Eingangs-NAND-Gates 34 "0". Zu dieser Zeit wird die Eingabe auf
einer Seite des entsprechenden 2-Eingangs-NAND-Gates "0" und daher wird die Ausgabe der 2-Eingangs-NAND-Gates 35 und 36 immer "1". Unter der Annahme, dass der Speicherbereich
des ROM so bestimmt ist, dass er den Prüfspeicherbereich enthält, wird
hinsichtlich des Prüfspeicherbereichs
innerhalb der Adressen des ROM in dem Prüfmodus der Zugriff auf das
interne ROM aufgehoben, während
der Zugriff auf den äußeren Speicherbereich
durchgeführt
wird. Es ist nämlich
nicht notwendig, den bestimmten Bereich innerhalb des Speicherraumes,
der sich in der arithmetischen Schaltung befindet, im Voraus als
einen Prüfspeicherraum
zuzuweisen.
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Bei dem zweiten Ausführungsbeispiel
wird gezeigt, dass der interne Speicherbereich in zwei Beeiche des
ROM und des RAM geteilt wird. Auch bei den Fällen, bei denen der interne
Speicherbereich in eine Anzahl von Bereichen unterteilt ist, kann
deren Vergrößerung mit
demselben Verfahren durchgeführt werden.
Wenn er es nämlich
erlaubt, die Auswahlsignale in Form von entsprechenden Speicherbereichen
zu erzeugen, kann die Vergrößerung verwirklicht
werden, indem Bereichsauswahlsignale (eines oder mehrere) maskiert
werden, die Speicherbereiche benutzen, die dem Prüfspeicherbereich
entsprechen, indem Prüfspeicherbereichsauswahlsignale nur
zu der Zeit des Prüfmodus
aktiv werden. Es kann betrachtet werden, dass ein oder mehrere Bereiche innerhalb
der geteilten Bereiche auch dem äußeren Teilspeicher
zugewiesen werden. Bei diesem Fall ist es möglich, ihn zu bewältigen,
indem logisches Addieren sowohl des Prüfspeicherauswahlsignals als auch
des äußeren Teil-Speicherauswahlsignals
bei dem normalen Modus als dem praktischen äußeren Speicher benutzt wird.
Zu dieser Zeit können
der äußere Teil-Adressenanschluss
zum Zugreifen auf den äußeren Teil-Speicher,
der äußere Teil-Datenbusanschluss
und der äußere Teil-Speicherauswahlsignalausgabeanschluss
geteilt werden.
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Wenn die Auswahl des Speichers, auf
den zuzugreifen ist, durchgeführt
wird, gibt es das Verfahren, das Lese-/Schreibabtastsignal in Form
von entsprechenden Speicherbereichen zu benutzen. Es ist möglich, es
mit dem Verfahren mit Lese/Schreibabtastsignalen zu bewältigen,
indem entsprechende Speicherbereichauswahlsignale in diesem Ausführungsbeispiel
als die Maskiersignale dieser Abtastsignale benutzt werden.
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Wenn es weiterhin Hardwaremittel
Ausnahmen für
den Speicher erlaubt zum Abbilden des Speicherraums, kann die Prüfung durchgeführt werden, indem
auf diese Hardwaremittel von der arithmetischen Schaltung zugegriffen
wird, indem die Ausnahme für
den Prüfspeicherbereich
auch in dem Prüfmodus
abgebildet wird.
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Wie oben erläutert, wird nach der vorliegenden
Erfindung ein bestimmter Bereich aus dem Speicherraum zu der Zeit
des ausschließlichen
Prüfmodus
auf den äußeren Spei cherraum
geschaltet. Es ist nicht notwendig, im Voraus den Prüfanweisungskode oder
die Testdaten darin zu schreiben. Das hat auch die Wirkung, dass
Abänderungen
des Prüfprogramms
oder der Testdaten einfach durchgeführt werden. Es ist nicht notwendig,
einen Bereich zum Einschließen
des Prüfanweisungskodes
oder der Prüfdaten
darin zu gewährleisten.
Die Ausmaße
der Hardware können
verringert werden, da es nicht notwendig ist, ausschließliche Hardwaremittel
zum Speichern der Daten usw. bereitzustellen. Der Prüfbereich
braucht keinen Teil des Speicherbereiches zu belegen und somit kann
der Freiheitsgrad auf dem Speicherraum erhöht werden. Da ein Teil des
Raumes innerhalb des Speicherraums als der Prüfbereich benutzt wird, ist
es nicht notwendig, alle Bits der Adressdaten auszugeben, und somit
kann die Anzahl der äußeren Anschlüsse verringert
werden.
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Während
die bevorzugten Ausführungsbeispiele
der Erfindung mit bestimmten Ausdrücken beschrieben wurden, dient
diese Beschreibung nur zu Darstellungszwecken und es ist selbstverständlich, dass
Veränderungen
und Abänderungen
durchgeführt
werden können,
ohne vom Umfang der folgenden Ansprüche abzuweichen.