DE19721516C2

DE19721516C2 - Mikroprozessor

Info

Publication number: DE19721516C2
Application number: DE19721516A
Authority: DE
Inventors: Takashi Higuchi; Naoto Okumura; Hideo Tsubota
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-10-29
Filing date: 1997-05-22
Publication date: 1999-07-15
Anticipated expiration: 2017-05-23
Also published as: TW332341B; DE19721516A1; US5983367A; CN1132111C; JPH10133908A; KR19980032077A; CN1182917A

Description

Die vorliegende Erfindung bezieht sich auf einen Mikro prozessor, der in eine Echtzeitemulations- und Testadap tereinrichtung (ICE) zur Verwendung eingefügt werden kann, und insbesondere auf die Verbesserung der Verringerung einer Größe der Einrichtung mit einem Speicher für einen normalen Betrieb und einen darin vorgesehenen Speicher zum Austesten bzw. zum Beseitigen von Fehlern.

Ein wichtiges Problem bei einem System mit einem Mikro prozessor liegt in der Verbesserung des Wirkungsgrads bei der Softwareentwicklung. Für diese Zwecke ist eine Technik zur Durchführung eines Austestens unter Verwendung einer Echtzei temulations- und Testadaptereinrichtung (ICE) weit verbrei tet. Bei der herkömmlichen ICE sind ein (sogenannter "Ablaufverfolgungsspeicher") Speicher zum Austesten und ein Nur-Lese-Speicher (ROM) für ein Überwachungsprogramm (ein Programm zur Ausführung der Ablaufverfolgung oder derglei chen) außerhalb eines Mikroprozessors vorgesehen, und diese Schaltungen sind auf einem Schaltbrett bzw. einer Platine der ICE angebracht. Aus diesem Grund trat ein Problem dahingehend auf, daß die Befestigungskosten der ICE groß sind.

Zur Lösung dieses Problems wurde vorgeschlagen, den Speicher zum Austesten in den Mikroprozessor einzubauen. Fig. 14 zeigt ein Blockschaltbild eines derartigen Beispiels. In Fig. 14 ist ein Mikroprozessor 150 mit einem Hostsystem 161 und einer Steuereinrichtung 162 derart verbunden, daß ei ne ICE 160 ausgebildet werden kann. Der Mikroprozessor 150 ist als integrierte Schaltung auf einem einzelnen Halbleiter chip ausgebildet.

Der Mikroprozessor 150 umfaßt eine Zentraleinheit (CPU) 151. Die Zentraleinheit 151 arbeitet auf der Grundlage eines von der Steuereinrichtung 162 über eine Steuersignalleitung 165 gesendeten Steuersignals. Ein Datensignal wird zwischen der Zentraleinheit 151 und der Steuereinrichtung 162 über ei ne Datensignalleitung 154, einen Puffer 153 und eine Datensi gnalleitung 164 empfangen und gesendet. Die Steuereinrichtung 162 tauscht mit dem Hostsystem 161 ein Steuersignal über eine Signalleitung 163 aus.

Der Mikroprozessor 150 umfaßt des weiteren einen Spei cher 152 zum Austesten. Der Speicher 152 ist als statischer Schreib-Lese-Speicher (SRAM) ausgebildet und wird durch ein von der Zentraleinheit 151 über eine Signalleitung 155 gesen detes Adressensignal adressiert.

In dem herkömmlichen Mikroprozessor 150 wird ein Ablauf verfolgungsspeicher allerdings durch den statischen Schreib- Lese-Speicher ausgebildet. Daher tritt ein Problem dahinge hend auf, daß eine belegte Fläche des Speichers des Mikropro zessors 150 auf dem Halbleiterchip groß ist und die Kosten des Halbleiterchips hoch sind.

In der US 4 291 425 ist ferner ein Mikroprozessor beschrieben, der eine Testmodus-Einstelleinrichtung, eine CPU, einen internen Speicher und einen Testspeicher aufweist. In Übereinstimmung mit einem Modusauswahlsignal ruft die CPU einen Befehl aus einem externen Speicher oder dem internen Speicher ab. In einem durch ein Testsignal eingestellten Testmodus ruft die CPU Programmbefehle aus dem Testspeicher ab.

Der Erfindung liegt die Aufgabe zugrunde, einen Mikroprozessor mit einem Speicher für einen normalen Betrieb und einem Speicher zum Austesten auszugestalten, der einer Erhöhung einer Chipfläche abhelfen und zur Verringerung der Größe der Einrichtung beitragen kann.

Diese Aufgabe wird erfindungsgemäß durch einen in Patentanspruch 1 definierten Mikroprozessor gelöst.

Die Merkmale und Vorteile der Erfindung werden aus der folgenden ausführlichen Beschreibung der Erfindung unter Bezugnahme auf die beiliegende Zeichnung ersichtlich. Es zeigen:

Fig. 1 ein Blockschaltbild eines Geräts gemäß einem er sten Ausführungsbeispiel,

Fig. 2 ein Blockschaltbild eines Geräts gemäß einem zweiten Ausführungsbeispiel,

Fig. 3 ein Blockschaltbild einer Reservedecodierein richtung und einer Reihendecodiereinrichtung in Fig. 2,

Fig. 4 ein Blockschaltbild einer Reservesteuersignal steuerschaltung in Fig. 3,

Fig. 5 ein Blockschaltbild einer Sprungsteuerschaltung in Fig. 3,

Fig. 6 ein Blockschaltbild eines Geräts gemäß einem dritten Ausführungsbeispiel,

Fig. 7 ein Blockschaltbild einer Bereichssteuerschal tung in Fig. 6,

Fig. 8 ein Blockschaltbild eines Geräts gemäß einem vierten Ausführungsbeispiel,

Fig. 9 ein Blockschaltbild einer Bereichssteuerschal tung in Fig. 8,

Fig. 10 ein Blockschaltbild eines Geräts gemäß einem fünften Ausführungsbeispiel,

Fig. 11 ein Teilschaltbild einer zu vergleichenden Speicherzellenanordnung,

Fig. 12 ein Teilschaltbild einer Speicherzellenanord nung in Fig. 10,

Fig. 13 ein Blockschaltbild eines Geräts gemäß einem sechsten Ausführungsbeispiel und

Fig. 14 ein Blockschaltbild eines herkömmlichen Geräts.

Erstes Ausführungsbeispiel

Fig. 1 zeigt ein Blockschaltbild eines Aufbaus eines Mikroprozessors gemäß einem ersten Ausführungsbeispiel. In Fig. 1 ist ein Mikroprozessor 101 mit einem Hostsystem 1 und einer Steuereinrichtung 2 derart verbunden, daß eine Echtzei temulations- und Testadaptereinrichtung (ICE) 121 ausgebildet werden kann. Der Mikroprozessor 101 ist als integrierte Schaltung auf einem einzelnen Halbleiterchip ausgebildet. Für die Mikroprozessoren 102 bis 106, die nachstehend beschrieben werden, gilt das gleiche.

Das Hostsystem 1 ist ein Abschnitt zur Steuerung der ge samten Echtzeitemulations- und Testadaptereinrichtung (ICE) 121 auf der Grundlage einer Bedienung durch einen Bediener. Die Steuereinrichtung 2 tauscht zusammen mit dem Hostsystem 1 ein Steuersignal über eine Signalleitung 3 aus. Die Steuer einrichtung 2 empfängt und sendet ein Datensignal von/zu dem Mikroprozessor 101 über ein Datensignalleitung 13 und sendet ein Steuersignal zur Steuerung eines Betriebs des Mikropro zessors 101 über eine Steuersignalleitung 15 zu dem Mikropro zessor 101. Der Mikroprozessor 101 weist eine Zentraleinheit (CPU) 10 auf. Die Zentraleinheit 10 kann auf der Grundlage eines Modusauswahlsignals, das durch eines der von der Steu ereinrichtung 2 über die Steuersignalleitung 15 gesendeten Signale dargestellt wird, wahlweise zwei Arten von Betriebs modi ausführen, das heißt, einen normalen Verarbeitungsmodus und einen Austestmodus. Des weiteren wird ein Datensignal über eine Datensignalleitung 13, einen Puffer 12 und eine Da tensignalleitung 14 zwischen der Zentraleinheit 10 und der Steuereinrichtung 2 ein- und ausgegeben.

Der Mikroprozessor 101 weist ferner zwei Arten von Spei cherzellenanordnungen bzw. Speicherzellenarrays 21 und 22 auf. Die Speicherzellenanordnung bzw. das Speicherzellenarray 21 ist ein Speichermedium, auf das in dem normalen Verarbei tungsmodus der Zentraleinheit 10 zuzugreifen ist (ein Spei cher für den normalen Betrieb). Die Speicherzellenanordnung bzw. das Speicherzellenarray 22 ist ein Speichermedium, das in dem Austestmodus der Zentraleinheit 10 zu verwenden ist (ein Speicher zum Austesten).

Diese sind als Speicherzellenanordnungen bzw. Speicher zellenarrays eines dynamischen Schreib-Lese-Speichers (DRAMs) ausgebildet. Die Speicherzellenanordnung 21 weist beispiels weise eine Speicherkapazität von ungefähr einem Megabyte auf, und die Speicherzellenanordnung 22 weist eine Speicherkapazi tät von ungefähr einem Kilobyte auf, die kleiner als die der Speicherzellenanordnung 21 ist.

Eine Reihendecodiereinrichtung 41 ist mit einer Vielzahl von Wortleitungen 23 der Speicherzellenanordnung 21 verbun den. Eine andere Reihendecodiereinrichtung 42 ist mit einer oder mehreren Wortleitungen 25 der Speicherzellenanordnung 22 verbunden. Eine Vielzahl von Bitleitungen 24 werden von den Speicherzellenanordnungen 21 und 22 gemeinsam genutzt. Eine Leseverstärkereinrichtung 31 und eine Spaltendecodiereinrich tung 32 sind mit diesen Bitleitungen 24 verbunden. Das heißt, die Speicherzellenanordnungen 21 und 22 nutzen die Lesever stärkereinrichtung 31 sowie die Bitleitungen 24 gemeinsam.

Die Datensignalleitung 14 ist mit der Leseverstärkerein richtung 31 verbunden. Die Zentraleinheit (CPU) 10 schreibt ein Datensignal in die Speicherzellenanordnungen 21 und 22 und liest das Datensignal daraus über die Datensignalleitung 14 und die Leseverstärkereinrichtung 31.

Adressensignale zur Adressierung der Speicherzellenan ordnungen 21 und 22 werden von der Zentraleinheit 10 über ei ne Adressensignalleitung 18 gesendet. Die Zentraleinheit 10 enthält ein Register 11. Das Register 11 hält ein aktives Si gnal (beispielsweise ein Signal mit hohem Pegel) oder ein normales Signal (beispielsweise ein Signal mit niedrigem Pe gel) auf ein Modusauswahlsignal hin, wenn das Adressensignal gesendet wird. Das heißt, das gehaltene Signal wird auf nor mal bzw. niedrigen Pegel gesetzt, wenn in dem normalen Verar beitungsmodus auf einen Speicher zugegriffen wird, und wird aktiv bzw. auf hohen Pegel gesetzt, wenn auf den Speicher in dem Austestmodus zugegriffen wird.

Ein Ausgangssignal des Registers 11 bildet ein Bit des Adressensignals als Abstandsteuersignal aus. Das heißt, das Adressensignal wird durch ein normales Adressensignal, das die Speicherzellenanordnung 21 adressieren kann, und das aus dem Register 11 ausgegebene Abstandsteuersignal gebildet. Dementsprechend wird die Adressensignalleitung 18 durch eine Normaladressensignalleitung 16 zum Senden des normalen Adres sensignals und eine Abstandsteuersignalleitung 17 zum Senden des Abstandsteuersignals gebildet.

Die Reihendecodiereinrichtung 41 decodiert das über die Adressensignalleitung 18 gesendete Adressensignal zur wahl weisen Ansteuerung einer der Wortleitungen 23 der Speicher zellenanordnung 21, die durch das Adressensignal bestimmt wird. Auf ähnliche Weise decodiert die Reihendecodiereinrich tung 42 das über die Adressensignalleitung 18 gesendete Adressensignal zur wahlweisen Ansteuerung einer der Wortlei tungen 25 der Speicherzellenanordnung 22, die durch das Adressensignal bestimmt wird.

Des weiteren decodiert die Spaltendecodiereinrichtung 32 das über die Adressensignalleitung 18 gesendete Adressensi gnal zur wahlweisen Ansteuerung einer der Bitleitungen 24. Somit wird auf die in den Speicherzellenanordnungen 21 und 22 enthaltenen Speicherzellen, die durch die Adressensignale be stimmt werden, wahlweise zugegriffen.

Die Reihendecodiereinrichtung 41 steuert wahlweise eine der Wortleitungen 23 an (das heißt, die Reihendecodierein richtung führt einen Decodiervorgang durch), wenn das normale Abstandsteuersignal normal ist, und steuert keine der Wort leitungen 23 an, wenn das Abstandsteuersignal aktiv ist (das heißt, die Reihendecodiereinrichtung stoppt den Decodiervor gang). Die Reihendecodiereinrichtung 42 stoppt den Decodier vorgang, wenn das Abstandsteuersignal normal bzw. auf niedri gem Pegel ist, und führt den Decodiervorgang durch, wenn das Abstandsteuersignal aktiv bzw. auf hohem Pegel ist. Das heißt, die Reihendecodiereinrichtungen 41 und 42 führen wahl weise den Decodiervorgang für nur eine der Speicherzellenan ordnungen 21 und 22 entsprechend einem Wert des Abstandsteu ersignals durch.

Wie es vorstehend beschrieben ist, kann der Mikroprozes sor 101 wahlweise beide Betriebsmodi ausführen, das heißt, er kann auf das von der Steuereinrichtung 2 gesendete Modusaus wahlsignal hin den normalen Verarbeitungsmodus und den Aus testmodus ausführen, ohne mit einem außerhalb ausgebildeten Speicher verbunden zu sein. Außerdem nutzen zwei Arten von Speicherzellenanordnungen 21 und 22, die in den jeweiligen Betriebsmodi verwendet werden, die Bitleitungen 24 und die Leseverstärkereinrichtung 31 gemeinsam. Demzufolge ist es möglich, einer Erhöhung einer Chipfläche abzuhelfen, die durch die Kombination der jeweiligen Speicherzellenanordnun gen 21 und 22 verursacht wird.

Das heißt, die durch das Hinzufügen der Speicherzellen anordnung 22 verursachte Erhöhung der Chipfläche wird haupt sächlich auf ein der Speicherzellenanordnung 22 selbst ent sprechendes Ausmaß begrenzt, und die zwei Betriebsmodi können ohne einen externen Speicher implementiert werden. Somit kön nen eine hohe Verfügbarkeit und eine Größenverringerung der Einrichtung kompatibel verwirklicht werden.

Zweites Ausführungsbeispiel

Fig. 2 zeigt ein Blockschaltbild eines Aufbaus eines Mikroprozessors gemäß einem zweiten Ausführungsbeispiel. In der folgenden Zeichnung werden die gleichen Abschnitte wie jene in der Einrichtung gemäß dem ersten Ausführungsbeispiel in Fig. 1 mit den gleichen Bezugszeichen bezeichnet und ihre ausführliche Beschreibung weggelassen.

Ein Mikroprozessor 102 umfaßt eine Speicherzellenanord nung bzw. ein Speicherzellenarray 26, das als Reservespeicher zur Kompensierung einer defekten Speicherzelle dient. Auf ähnliche Weise wie die Speicherzellenanordnungen 21 und 22 ist auch die Speicherzellenanordnung 26 durch einen dynami sche Schreib-Lese-Speicher-(DRAM-)Speicherzellenanordnung ausgebildet.

Eine Wortleitung 23 der Speicherzellenanordnung 21 wird durch eine Reihendecodiereinrichtung 46 angesteuert, und eine Wortleitung 25 der Speicherzellenanordnung 22 und eine Wort leitung 27 der Speicherzellenanordnung 26 werden durch eine andere Reihendecodiereinrichtung 44 angesteuert. Der Mikro prozessor 102 weist des weiteren eine andere Reservedeco diereinrichtung 43 auf. Die Reservedecodiereinrichtung 43 gibt ein Steuersignal an eine Signalleitung 54 auf der Grund lage eines normalen Adressensignals und eines Abstandsteuer signals aus. Das Steuersignal enthält ein Abstandsteuersignal (ein erstes Steuersignal).

Für einen dynamischen Schreib-Lese-Speicher mit dem Re servespeicher ist bereits ein Aufbau bekannt, bei dem entwe der eine Reihendecodiereinrichtung zur Ansteuerung eines der Speicherzellenanordnung 21 entsprechenden Speichers für einen normalen Betrieb oder eine Reihendecodiereinrichtung zur An steuerung eines der Speicherzellenanordnung 26 entsprechenden Reservespeichers wahlweise auf der Grundlage eines Reserve steuersignals arbeitet. Die Reihendecodiereinrichtung 46 hat den gleichen Aufbau wie die Reihendecodiereinrichtung zur An steuerung des Speichers für einen normalen Betrieb, die in dem bereits bekannten dynamischen Schreib-Lese-Speicher vor gesehen ist, und führt wahlweise auf der Grundlage des von der Reservedecodiereinrichtung 43 gesendeten Reservesteuersi gnals einen Vorgang durch und hält den Vorgang an. Das heißt, obwohl die Speicherzellenanordnung 22 zum Austesten vorgese hen ist, ist die Größe der Reihendecodiereinrichtung 46 auf gleiche Weise wie die bereits bekannte Reihendecodiereinrich tung begrenzt.

Wenn der Speicher für einen normalen Betrieb auszuwählen ist, wird das Reservesteuersignal normal bzw. auf niedrigen Pegel gesetzt. Zu diesem Zeitpunkt führt die Reihendeco diereinrichtung 46 einen Decodiervorgang für die Speicherzel lenanordnung 21 auf der Grundlage eines über eine Normala dressensignalleitung 16 gesendeten normalen Adressensignals durch. Wenn der Reservespeicher auszuwählen ist, wird das Re servesteuersignal aktiv bzw. auf hohen Pegel gesetzt. Zu die sem Zeitpunkt hält die Reihendecodiereinrichtung 46 den Deco diervorgang ungeachtet eines Werts des normalen Adressensi gnals an.

Fig. 3 zeigt ein Blockschaltbild eines inneren Aufbaus der Reservedecodiereinrichtung 43 und der Reihendecodierein richtung 44. Die Reservedecodiereinrichtung 43 enthält eine Vergleicherschaltung 51 und eine Reservesteuersignalsteuer schaltung 52. Die Reihendecodiereinrichtung 44 enthält eine Sprungsteuerschaltung 55. In der Vergleicherschaltung 51 sind eine Vielzahl von Sicherungen vorgesehen. Diese Sicherungen werden wahlweise entsprechend dem Ergebnis eines Tests der Speicherzellenanordnung 21 beim Herstellungsvorgang des Mi kroprozessors 102 durchgebrannt.

Ein normales Adressensignal wird über die Normaladres sensignalleitung 16 in die Vergleicherschaltung 51 eingege ben. Wenn ein Wert des normalen Adressensignals mit durch ei ne Kombination der durchgebrannten Sicherungen bestimmten spezifischen Werten übereinstimmt (im allgemeinen sind es mehrere spezifische Werte), wird ein Steuersignal ausgegeben, das jede Wortleitung 27 der Speicherzellenanordnung 26 aus wählen kann (im allgemeinen sind es mehrere Wortleitungen 27). Das Steuersignal enthält das vorstehend angeführte Re servesteuersignal und wird in die Reservesteuersignalsteuer schaltung 52 über eine Signalleitung 53 eingegeben.

Fig. 4 zeigt ein Blockschaltbild eines Aufbaus der Re servesteuersignalsteuerschaltung 52. Die Reservesteuersignal steuerschaltung 52 enthält eine Decodiereinrichtung 50 und eine Auswahleinrichtung 56. Die Decodiereinrichtung 50 deco diert ein Adressensignal und gibt ein decodiertes Signal aus. Das decodierte Signal kann wahlweise eine der Wortleitungen 25 der zum Austesten verwendeten Speicherzellenanordnung 22 bestimmen und enthält das vorstehend angeführte Reservesteu ersignal.

Die Auswahleinrichtung 56 wählt ein über die Signallei tung 53 eingegebenes Steuersignal aus, wenn ein über eine Re servesteuersignalleitung 17 eingegebenes Reservesteuersignal normal bzw. auf niedrigem Pegel ist. Andererseits wählt die Auswähleinrichtung 56 ein aus der Decodiereinrichtung 50 aus gegebenes Steuersignal aus, wenn das gleiche Reservesteuersi gnal aktiv bzw. auf hohem Pegel ist. Dann werden die ausge wählten Signale zu der Signalleitung 54 ausgegeben.

Fig. 5 zeigt ein Blockschaltbild eines Aufbaus der Sprungsteuerschaltung 55. Die Sprungsteuerschaltung 55 ent hält einen Demultiplexer 57 und Decodiereinrichtungen 58 und 59. Der Demultiplexer 57 sendet ein über die Signalleitung 54 eingegebenes Steuersignal zu der Decodiereinrichtung 58, wenn ein über die Abstandsteuersignalleitung 17 eingegebenes Ab standsteuersignal (ein zweites Steuersignal) normal bzw. auf niedrigem Pegel ist. Andererseits sendet der Demultiplexer 57 das über die Signalleitung 54 eingegebene Steuersignal zu der Decodiereinrichtung 59, wenn das über die Abstandsteuersi gnalleitung 17 eingegebene Abstandsteuersignal aktiv bzw. auf hohem Pegel ist. Die Decodiereinrichtungen 58 und 59 steuern wahlweise jeweils eine der Wortleitungen 27 und eine der Wortleitungen 25 auf der Grundlage der eingegebenen Steuersi gnale an.

Da die Reservedecodiereinrichtungen 43 und 44 wie vor stehend beschrieben aufgebaut sind, arbeiten sie auf folgende Art und Weise. Wenn eine Zentraleinheit (CPU) 10 einen norma len Verarbeitungsmodus zum Zugriff auf einen Speicher aus führt, sendet die Reservesteuersignalsteuerschaltung 52 das von der Vergleicherschaltung 51 gesendete Steuersignal zu der Signalleitung 54, da das Abstandsteuersignal normal bzw. auf niedrigem Pegel ist. Wenn das normale Adressensignal nicht mit einem der in der Vergleicherschaltung 51 eingestellten Adressenwerte übereinstimmt, wird ein ein normales Reserve steuersignal enthaltendes Steuersignal aus der Vergleicher schaltung 51 ausgegeben. Dieses Steuersignal wird zu der Rei hendecodiereinrichtung 46 gesendet und wird über den in der Sprungsteuerschaltung 55 enthaltenen Demultiplexer 57 zu der Decodiereinrichtung 58 gesendet.

Wenn das Reservesteuersignal normal bzw. auf niedrigem Pegel ist, führt die Reihendecodiereinrichtung 46 einen Deco diervorgang für die Speicherzellenanordnung 21 auf der Grund lage des normalen Adressensignals durch. Da das Reservesteu ersignal normal bzw. auf niedrigem Pegel ist, beendet die De codiereinrichtung 58 den Decodiervorgang für die Speicherzel lenanordnung 26. Das Steuersignal wird nicht zu der Deco diereinrichtung 59 gesendet. Aus diesem Grund wird der Deco diervorgang für die Speicherzellenanordnung 22 nicht durchge führt. Das heißt, es wird nur auf die Speicherzellenanordnung 21 zugegriffen.

Wenn das normale Adressensignal mit einem der in der Vergleicherschaltung 51 eingestellten Adressenwerte überein stimmt, wird ein ein aktives Reservesteuersignal enthaltendes Steuersignal aus der Vergleicherschaltung 51 ausgegeben. Die ses Steuersignal wird zu der Reihendecodiereinrichtung 46 ge sendet, und wird über den Demultiplexer 57 zu der Deco diereinrichtung 58 gesendet.

Da das Reservesteuersignal aktiv bzw. auf hohem Pegel ist, beendet die Reihendecodiereinrichtung 46 den Decodier vorgang für die Speicherzellenanordnung 21. Da das Reserve steuersignal aktiv bzw. auf hohem Pegel ist, führt die Deco diereinrichtung 58 den Decodiervorgang für die Speicherzel lenanordnung 26 auf der Grundlage des Steuersignals durch. Das Steuersignal wird nicht zu der Decodiereinrichtung 59 ge sendet. Aus diesem Grund wird der Decodiervorgang für die Speicherzellenanordnung 22 nicht durchgeführt. Das heißt, es wird nur auf die Speicherzellenanordnung 26 zugegriffen.

Wenn die Zentraleinheit 10 einen Austestmodus zum Zu griff auf den Speicher durchführt, sendet die Auswahleinrich tung 56 das von der Decodiereinrichtung 50 gesendete Steuer signal zu der Signalleitung 54, da das Reservesteuersignal aktiv bzw. auf hohem Pegel ist. Ein Reservesteuersignal, das in dem von der Decodiereinrichtung 50 gesendeten Steuersignal enthalten ist, wird aktiv bzw. auf hohen Pegel gesetzt. Die ses Steuersignal wird zu der Reihendecodiereinrichtung 46 ge sendet, und wird über den Demultiplexer 57 zu der Deco diereinrichtung 59 gesendet.

Da das Reservesteuersignal aktiv bzw. auf hohem Pegel ist, beendet die Reihendecodiereinrichtung 46 den Decodier vorgang für die Speicherzellenanordnung 21. Andererseits führt die Decodiereinrichtung 59 den Decodiervorgang für die Speicherzellenanordnung 22 auf der Grundlage des Steuersi gnals durch. Das Steuersignal wird nicht zu der Decodierein richtung 58 gesendet. Aus diesem Grund wird der Decodiervor gang für die Speicherzellenanordnung 26 nicht durchgeführt. Das heißt, es wird nur auf die Speicherzellenanordnung 22 zu gegriffen.

In dem normalen Verarbeitungsmodus wird entweder auf die Speicherzellenanordnung 21 für einen normalen Betrieb oder auf die Speicherzellenanordnung 26, die als Reservespeicher dient, beruhend auf Einstellungen in der Vergleicherschaltung 51 wahlweise zugegriffen. In dem Austestmodus wird immer nur auf die Speicherzellenanordnung 22 zugegriffen, die als Spei cheranordnung zum Austesten dient. Das heißt, es kann auf drei Arten von Speicherzellenanordnungen 21, 22 und 26 kor rekt zugegriffen werden.

Obwohl auf drei Arten von Speicherzellenanordnungen 21, 22 und 26 in dem Mikroprozessor 102 wahlweise zugegriffen wird, wird das Abstandsteuersignal nicht in die Reihendeco diereinrichtung 46, sondern nur das normale Adressensignal und das Reservesteuersignal eingegeben. Die Reihendeco diereinrichtung 46 decodiert diese eingegebenen Signale auf die gleiche Art und Weise wie eine Reihendecodiereinrichtung zur Ansteuerung eines Speichers für einen normalen Betrieb gemäß dem Stand der Technik. Dies ergibt sich aus einem Auf bau, bei dem das Steuersignal für die Speicherzellenanordnung 26, die als Reservespeicher dient, und das Steuersignal für die Speicherzellenanordnung 22 zum Austesten in der Reserve decodiereinrichtung 43 gemeinsam genutzt werden, und bei dem ein aktives Reservesteuersignal auch in dem Austestmodus ge sendet wird.

Eine in einem dynamischen Schreib-Lese-Speicher (DRAM) vorgesehene Adressendecodiereinrichtung führt normalerweise eine schrittweise Decodierung durch, bei der ein Adressensi gnal zuerst vorab decodiert und das vorab decodierte Adres sensignal weiter decodiert wird. Falls daher die Reihendeco diereinrichtung 46 ein Abstandsteuersignal zusätzlich zu ei nem normalen Adressensignal und einem Reservesteuersignal eingibt, ist es erforderlich, ein Logikgatter für das vorab decodierte Signal und das Abstandsteuersignal hinzuzufügen, das als Entscheidungsbit fungiert. Das heißt, die Anzahl von Steuersignalen, die anzuhalten ist, wird in der Reihendeco diereinrichtung 46 anders als in dem Fall erhöht, in dem die Anzahl von Adressenleitungen lediglich um ein Bit erhöht wird. Demzufolge wird eine Chipfläche weitgehend erhöht. Des weiteren erhöht sich die Anzahl von Logikgattern derart, daß die Verarbeitungsgeschwindigkeit bzw. Betriebsgeschwindigkeit verringert wird.

Die Speicherzellenanordnung 21 für einen normalen Be trieb weist eine größere Speicherkapazität als die der Spei cherzellenanordnung 26 auf, die als Reservespeicher dient. Demnach ist die Anzahl von Decodierschritten in der Reihende codiereinrichtung 46 größer als die der Reihendecodierein richtung zur Ansteuerung der Wortleitung 27 der Speicherzel lenanordnung 26. Aus diesem Grund wird eine Zugriffsgeschwin digkeit durch die Reihendecodiereinrichtung 46 in dem norma len Verarbeitungsmodus defindert. Demnach führt eine Verrin gerung der Betriebsgeschwindigkeit der Reihendecodiereinrich tung 46 direkt zu einer Verringerung der Zugriffsgeschwindig keit in dem normalen Verarbeitungsmodus.

In dem Mikroprozessor 102 werden das Steuersignal für die Speicherzellenanordnung 26, die als Reservespeicher fun giert, und das Steuersignal für die Speicherzellenanordnung 22 zum Austesten derart gemeinsam genutzt, daß einer Erhöhung der Chipfläche der Reihendecodiereinrichtung 46 abgeholfen und eine Verringerung der Zugriffsgeschwindigkeit unterdrückt wird. Das heißt, der Mikroprozessor 102 kann eine hohe Ver fügbarkeit und eine Verringerung der Größe des Geräts kompa tibel realisieren, in dem der Reservespeicher vorgesehen ist, und die zwei Betriebsmodi können ohne einen externen Speicher implementiert werden.

Drittes Ausführungsbeispiel

Fig. 6 zeigt ein Blockschaltbild eines Aufbaus eines Mikroprozessors gemäß einem dritten Ausführungsbeispiel. Ein Mikroprozessor 103 weist eine Auffrischschaltung zur Auffri schung von in den Speicherzellenanordnungen 21 und 22 enthal tenen Speicherzellen auf. Die Auffrischschaltung enthält eine Bereichssteuerschaltung (eine Steuerschaltung) 60, einen Auf frischadressenzähler 61 und eine Auswahleinrichtung 62.

Eine Zentraleinheit (CPU) 76 enthält ein Register (Modusregister) 74 zusätzlich zu dem vorstehend angeführten Register 11. Ob die Zentraleinheit 76 ein Adressensignal sen det oder nicht, das Register 74 hält ein aktives Signal oder ein normales Signal auf ein Modusauswahlsignal hin. Das heißt, dieses Signal wird in einem normalen Verarbeitungsmo dus normal bzw. auf niedrigen Pegel gesetzt, und wird in ei nem Austestmodus aktiv bzw. auf hohen Pegel gesetzt, und wird über eine Signalleitung 75 in die Bereichssteuerschaltung 60 eingegeben.

Fig. 7 zeigt ein Blockschaltbild eines inneren Aufbaus der Bereichssteuerschaltung 60 und eine Beziehung mit peri pheren Schaltungen. Die Bereichssteuerschaltung 60 enthält eine Adressenübereinstimmungs-Entscheidungsschaltung 67 und eine Und-Schaltung 68. Der Auffrischadressenzähler 61 kann innerhalb eines Bereichs von einem Anfangswert (beispielsweise 0) bis zu einem Endwert zählen und kann durch ein über eine Signalleitung 64 eingegebenes Rücksetzsignal rückgesetzt werden (ein Zählwert wird auf den Anfangswert rückgesetzt).

Der Endwert ist derart eingestellt, daß der Bereich des Zählwerts von dem Anfangswert zu dem Endwert allen Adressen der Speicherzellenanordnungen 21 und 22 entspricht. Der Zähl wert des Auffrischadressenzählers 61 wird als Auffrischadres se sowohl in die Auswahleinrichtung 62 als auch in die Adres senübereinstimmungs-Entscheidungsschaltung 67 über eine Si gnalleitung 63 eingegeben.

Die Adressenübereinstimmungs-Entscheidungsschaltung 67 vergleicht den eingegebenen Zählwert mit einem vorbestimmten eingestellten Wert und gibt ein aktives Signal aus, falls beide Werte miteinander übereinstimmen. Der zu vergleichende eingestellte Wert wird vorab durch ein Logikgatterelement eingestellt. Dieser eingestellte Wert wird derart bestimmt, daß Werte von dem Anfangswert bis zu dem eingestellten Wert allen Adressen der Speicherzelleneinrichtung 21 entsprechen. Die Und-Schaltung 68 berechnet die logische Und-Verknüpfung eines Ausgangssignals der Adressenübereinstimmungs- Entscheidungsschaltung 67 und eines durch das Register 74 ge haltenen Signals und gibt die logische Und-Verknüpfung aus.

Wenn demnach die Zentraleinheit 76 den Austestmodus aus führt, das heißt, das Register 74 hält ein aktives Signal, wird ein aktives Signal als Rücksetzsignal von der Und- Schaltung 68 zu dem Auffrischadressenzähler 61 gesendet, falls der Zählwert des Auffrischadressenzählers 61 mit dem eingestellten Wert der Adressenübereinstimmungs- Entscheidungsschaltung 67 übereinstimmt. Demzufolge wird der Zählwert auf den Anfangswert rückgesetzt. Das heißt, der Auf frischadressenzähler 61 erzeugt als Zählwert aufeinanderfol gend einen Wert in dem Bereich von dem Anfangswert bis zu dem eingestellten Wert der Adressenübereinstimmungs- Entscheidungsschaltung 67, das heißt, eine Adresse lediglich der Speicherzellenanordnung 21.

Wenn die Zentraleinheit 76 andererseits den normalen Verarbeitungsmodus ausführt, das heißt, wenn das Register 74 ein normales Signal hält, wird selbst dann kein aktives Si gnal aus der Und-Schaltung 68 ausgegeben, wenn der Zählwert des Auffrischadressenzählers 61 mit dem eingestellten Wert der Adressenübereinstimmungs-Entscheidungsschaltung 67 über einstimmt. Demnach wird der Auffrischadressenzähler 61 nicht rückgesetzt, sondern erzeugt als Zählwert aufeinanderfolgend einen Wert in dem Bereich von dem Anfangswert bis zu dem End wert, das heißt, eine Adresse über die Speicherzellenanord nungen 21 und 22.

Unter Bezugnahme auf Fig. 6 wird der Zählwert des Auf frischadressenzählers 61 auch in die Auswahleinrichtung 62 über die Signalleitung 63 eingegeben. Die Auswahleinrichtung 62 wählt und gibt entweder den über die Signalleitung 63 ein gegebenen Zählwert oder das über eine Adressensignalleitung 18 eingegebene Adressensignal in Abhängigkeit davon aus, ob es sich um einen Auffrischzeitpunkt handelt. Das Ausgangs signal der Auswahleinrichtung 62 wird über eine Signalleitung 66 in Reihendecodiereinrichtungen 41 und 42 und eine Spalten decodiereinrichtung 32 eingegeben.

Bei dem vorstehend beschriebenen Mikroprozessor 103 wird die Auffrischadresse lediglich der Speicherzellenanordnung 21 für einen normalen Betrieb erzeugt, wenn die Zentraleinheit 76 den normalen Verarbeitungsmodus, das heißt, einen Be triebsmodus ohne Verwendung der Speicherzellenanordnung 22 zum Testen, ausführt, und beide Auffrischadressen werden kon tinuierlich erzeugt, wenn die Zentraleinheit 76 den Austest modus ausführt.

Wenn die Speicherzellenanordnung 22 zum Austesten nicht verwendet wird, wird der nicht erforderliche Vorgang zur Auf frischung der Speicherzellenanordnung 22 nicht durchgeführt. Infolgedessen kann eine Auffrischrate der Speicherzellenan ordnung 21 für einen normalen Betrieb gleich der einer Spei cherzellenanordnung für einen normalen Betrieb eines Mikro prozessors ohne Speicherzellenanordnung 22 zum Austesten ge setzt werden.

Außerdem wird der Zähler zur Erzeugung jeweiliger Auf frischadressen der Speicherzellenanordnungen 21 und 22 in dem Auffrischadressenzähler 61 gemeinsam genutzt. Demzufolge kann die Chipfläche verringert werden.

Viertes Ausführungsbeispiel

Fig. 8 zeigt ein Blockschaltbild eines Aufbaus eines Mikroprozessors gemäß einem vierten Ausführungsbeispiel. Ein Mikroprozessor 104 ist derart ausgebildet, daß ein Programm, das in einem in einer ICE 122 vorgesehenen externen Speicher 4 gespeichert ist, auch anstelle einer internen Speicherzel lenanordnung 21 für einen normalen Betrieb ausgeführt werden kann. Eine in dem Mikroprozessor 104 vorgesehene Zentralein heit (CPU) 70 sendet ein Adressensignal über eine Signallei tung 73 zu dem externen Speicher 4, wenn auf den externen Speicher 4 zugegriffen wird.

Bei der Verwendung des externen Speichers 4 ist die Speicherzellenanordnung 21 nicht erforderlich. In dem Mikro prozessor 104 kann die Speicherzellenanordnung 21 zum Auste sten verwendet werden, wenn die Zentraleinheit 70 einen Be triebsmodus unter Verwendung des externen Speichers 4 als Speicher für einen normalen Betrieb ausführt. Zu diesem Zweck weist der Mikroprozessor 104 eine Bereichssteuerschaltung 80 auf.

Fig. 9 zeigt ein Blockschaltbild eines inneren Aufbaus der Bereichssteuerschaltung 80. Die Zentraleinheit 70 enthält ein Register 71 zusätzlich zu einem Register 74 zum Halten eines aktiv bzw. auf hohen Pegel in einem Austestmodus zu setzenden Signals. Das Register 71 hält ein aktives Signal oder ein normales Signal in Abhängigkeit davon, ob die Zen traleinheit 70 einen Modus unter Verwendung des externen Speichers 4 oder der Speicherzellenanordnung 21 als Speicher für einen normalen Betrieb ausführt.

Die Bereichssteuerschaltung 80 enthält zwei Logikgatte relemente 82 und 83. Ein Signal des Registers 74 wird in die jeweiligen Eingänge der Logikgatterelemente 82 und 83 über eine Signalleitung 75 eingegeben, und ein Signal des Regi sters 71 wird über eine Signalleitung 72 in diese eingegeben.

Das Logikgatterelement 82 ist eine Exklusiv-NOR- Schaltung und gibt nur dann ein aktives Signal aus, wenn die Signale der Register 74 und 71 miteinander übereinstimmen (beide Signale sind aktiv bzw. auf hohem Pegel oder normal bzw. auf niedrigem Pegel). Das Ausgangssignal des Logikgatte relements 82 wird in eine Reihendecodiereinrichtung 41 über eine Signalleitung 84 eingegeben. Die Reihendecodiereinrich tung 41 führt nur dann einen Decodiervorgang durch, wenn das Signal der Signalleitung 84 aktiv bzw. auf hohem Pegel ist.

Das Logikgatterelement 83 gibt nur dann ein aktives Si gnal aus, wenn das Signal des Registers 74 aktiv und das des Registers 71 normal bzw. auf niedrigem Pegel ist. Das Aus gangssignal des Logikgatterelements 83 wird über eine Signal leitung 85 in eine Reihendecodiereinrichtung 42 eingegeben. Die Reihendecodiereinrichtung 42 führt nur dann einen Deco diervorgang durch, wenn das Signal der Signalleitung 85 aktiv bzw. auf hohem Pegel ist.

Wenn die Zentraleinheit 70 einen normalen Verarbeitungs modus und einen Betriebsmodus unter Verwendung der Speicher zellenanordnung 21 als Speicher für einen normalen Betrieb ausführt, werden die Signale der Register 74 und 71 normal bzw. auf niedrigen Pegel eingestellt. Zu diesem Zeitpunkt gibt das Logikgatterelement 82 ein aktives Signal und das Lo gikgatterelement 83 ein normales Signal aus. Dementsprechend führt die Reihendecodiereinrichtung 41 den Decodiervorgang für die Speicherzellenanordnung 21 durch, und die Reihendeco diereinrichtung 42 beendet den Decodiervorgang für die Spei cherzellenanordnung 22. Das heißt, die Zentraleinheit 70 kann nur auf die innere Speicherzellenanordnung 21 für einen nor malen Betrieb zugreifen.

Wenn die Zentraleinheit 70 den normalen Verarbeitungsmo dus und einen Betriebsmodus unter Verwendung des externen Speichers 4 als Speicher für einen normalen Betrieb ausführt, wird das Signal des Registers 74 normal bzw. auf niedrigen Pegel eingestellt, und das des Registers 71 wird aktiv bzw. auf hohem Pegel eingestellt. Zu diesem Zeitpunkt gibt das Lo gikgatterelement 82 ein normales Signal und das Logikgattere lement 83 ebenso ein normales Signal aus. Dementsprechend be endet die Reihendecodiereinrichtung 41 den Decodiervorgang für die Speicherzellenanordnung 21 und die Reihendecodierein richtung 42 beendet ebenfalls den Decodiervorgang für die Speicherzellenanordnung 22. Das heißt, die Zentraleinheit 70 kann nur auf den externen Speicher 4 als Speicher für einen normalen Betrieb zugreifen.

Wenn die Zentraleinheit 70 den Austestmodus und den Be triebsmodus unter Verwendung der Speicherzellenanordnung 21 als Speicher für einen normalen Betrieb ausführt, wird das Signal des Registers 74 aktiv bzw. auf hohen Pegel gesetzt, und das des Registers 71 wird normal bzw. auf niedrigen Pegel gesetzt. Zu diesem Zeitpunkt gibt das Logikgatterelement 82 ein normales Signal und das Logikgatterelement 83 ein aktives Signal aus. Dementsprechend beendet die Reihendecodierein richtung 41 den Decodiervorgang für die Speicherzellenanord nung 21, und die Reihendecodiereinrichtung 42 führt den Deco diervorgang für die Speicherzellenanordnung 22 durch. Das heißt, es kann ein Austestvorgang unter Verwendung der Spei cherzellenanordnung 22 durchgeführt werden.

Wenn die Zentraleinheit 70 den Austestmodus und den Be triebsmodus unter Verwendung des externen Speichers 4 als Speicher für einen normalen Betrieb ausführt, wird das Signal des Registers 74 aktiv bzw. auf hohen Pegel gesetzt, und das des Registers 71 wird auch aktiv bzw. auf hohen Pegel ge setzt. Zu diesem Zeitpunkt gibt das Logikgatterelement 82 ein aktives Signal und das Logikgatterelement 83 ein normales Si gnal aus. Dementsprechend führt die Reihendecodiereinrichtung 41 den Decodiervorgang für die Speicherzellenanordnung 21 durch, und die Reihendecodiereinrichtung 42 beendet den Deco diervorgang für die Speicherzellenanordnung 22. Das heißt, es kann ein Austestvorgang unter Verwendung der Speicherzellen anordnung 21 als Speicher zum Austesten durchgeführt werden.

Wenn eine Adresse zum Zugreifen auf den Speicher zum Austesten von der Zentraleinheit 70 in dem Modus unter Ver wendung des externen Speichers 4 gesendet wird, arbeitet die Reihendecodiereinrichtung 41 zur Ansteuerung des Speichers für einen normalen Betrieb durch ein durch die Bereichssteu erschaltung 80 erzeugtes Steuersignal, die durch die Zen traleinheit 70 gesteuert wird. In dem Mikroprozessor 104 kann somit die interne Speicherzellenanordnung 21 für einen norma len Betrieb für den Speicher zum Austesten in dem Betriebsmo dus zur Ausführung des in dem externen Speicher 4 gespeicher ten Programms verwendet werden. Demzufolge ist es möglich, in dem Speicher zum Austesten eine große Speicherkapazität der Speicherzellenanordnung 21, beispielsweise eine Speicherkapa zität von mehreren Megabyte, aufrechtzuerhalten.

Fünftes Ausführungsbeispiel

Fig. 10 zeigt ein Blockschaltbild eines Aufbaus eines Mikroprozessors gemäß einem fünften Ausführungsbeispiel. Ein Mikroprozessor 105 unterscheidet sich charakteristisch von dem Mikroprozessor 101 gemäß dem ersten Ausführungsbeispiel dahingehend, daß eine gemeinsam genutzte (geteilte) Lesever stärkereinrichtung 33 als Leseverstärkereinrichtung verwendet wird, und eine Speicherzellenanordnung 22 zum Austesten ent gegengesetzt zu einer Speicherzellenanordnung 21 vorgesehen ist, wobei die gemeinsam genutzte Leseverstärkereinrichtung 33 dazwischen vorgesehen ist.

Die Fig. 11 und 12 zeigen jeweils Schaltbilder von Teilen der Speicherzellenanordnungen mit zwei Arten von Lese verstärkereinrichtungen. Die in Fig. 11 gezeigte Speicher zellenanordnung enthält eine Leseverstärkereinrichtung 91, die nicht von einer gemeinsam genutzten Bauart ist, und weist einen für eine Speicherzellenanordnung mit vergleichsweise kleiner Speicherkapazität geeigneten Aufbau auf. Eine Spei cherzelle 94 ist zwischen einem Paar von Signalleitungen 92 und 93 verbunden, die eine Bitleitung 24 ausbilden. Übertra gungsgatterelemente 95 und 96 sind zwischen der Speicherzelle 94 und der Leseverstärkereinrichtung 91 vorgesehen.

Die in Fig. 12 gezeigte Speicherzellenanordnung enthält eine gemeinsam genutzte (geteilte) Leseverstärkereinrichtung 97. Dieser Aufbau ist für eine Speicherzellenanordnung geeig net, bei der die Bitleitung 24 genauso lang und eine Spei cherkapazität genauso hoch wie eine Last einer Signallesever stärkereinrichtung übermäßig ist. Wie es in Fig. 12 gezeigt ist, ist die gemeinsam genutzte Leseverstärkereinrichtung 97 in einer Vielzahl von Abschnitten entlang der Bitleitung 24 vorgesehen. Das heißt, die Speicherzellenanordnung weist ei nen Aufbau auf, bei dem ein Intervall 98 von der gemeinsam genutzten Leseverstärkereinrichtung 97 zu der nächsten ge meinsam genutzten Leseverstärkereinrichtung 97, die entlang der Bitleitung 24 vorgesehen ist, als eine Einheit dient, wo bei eine Vielzahl von Einheiten wiederholt angeordnet sind. Somit kann ein Layout-Muster leicht erzeugt werden.

Die Übertragungsgatterelemente 95 und 96 sind an beiden Seiten der gemeinsam genutzten Leseverstärkereinrichtung 97 vorgesehen. Ein unterschiedliches Layout-Muster wird für die an einem Ende der Speicherzellenanordnung vorgesehene gemein sam genutzte Leseverstärkereinrichtung 97 verwendet, um ein Paar unerforderlicher Übertragungsgatterelemente 95 und 96 wegzulassen.

In Fig. 10 weist die in dem Mikroprozessor 105 vorgese hene Speicherzellenanordnung 21 den in Fig. 12 gezeigten Aufbau auf. Dementsprechend erscheint die gemeinsam genutzte Leseverstärkereinrichtung 97 an einem Ende einer Bitleitung 24 der Speicherzellenanordnung 21. Die gemeinsam genutzte Leseverstärkereinrichtung 97 ist identisch mit der gemeinsam genutzten Leseverstärkereinrichtung 33 in Fig. 10. Das heißt, die gemeinsam genutzte Leseverstärkereinrichtung 33 wird von zwei Arten von Speicherzellenanordnungen 21 und 22 gemeinsam genutzt. Außerdem ist es möglich, die gemeinsam genutzte Leseverstärkereinrichtung 33 mit dem gleichen Layout-Muster wie bei anderen gemeinsam genutzten Leseverstärkereinrichtun gen 97 der Speicherzellenanordnung 21 auszubilden.

Mit dem Mikroprozessor 105 ist es demzufolge möglich, einer Erhöhung der Chipfläche abzuhelfen, die durch das Vor handensein der Speicherzellenanordnung 22 verursacht wird, und das Layout-Muster kann einfach erzeugt und ein Entwurfs zeitabschnitt verringert werden.

Sechstes Ausführungsbeispiel

Die Mikroprozessoren 101 bis 105 gemäß den vorstehend beschriebenen ersten bis fünften Ausführungsbeispielen können zur Ausführung optional kombiniert werden. Nachstehend ist ein diesbezügliches Beispiel beschrieben.

Fig. 13 zeigt ein Blockschaltbild eines Aufbaus eines Mikroprozessors mit all den Eigenschaften der Mikroprozesso ren 102 bis 105. Auf ähnliche Weise wie der Mikroprozessor 102 umfaßt ein Mikroprozessor 106 eine Speicherzellenanord nung 26 als Reservespeicher. Auf ähnliche Weise wie der Mi kroprozessor 103 weist der Mikroprozessor 106 des weiteren einen Auffrischadressenzähler 61, eine Bereichssteuerschal tung 86 mit der Funktion der Bereichssteuerschaltung 60 und eine Auswahleinrichtung 62 auf.

Außerdem weist die Bereichssteuerschaltung 86 auch die Funktion der Bereichssteuerschaltung 80 des Mikroprozessors 104 auf. Auf ähnliche Weise wie der Mikroprozessor 105 ist eine Speicherzellenanordnung 22 zum Austesten mit einer ge meinsam genutzten Leseverstärkereinrichtung 33 entgegenge setzt einer Speicherzellenanordnung 21 (und einer Speicher zellenanordnung 26) verbunden.

Da der Mikroprozessor 106 den vorstehend beschriebenen Aufbau aufweist, können alle Vorteile der Mikroprozessoren 102 bis 105 zusammen erhalten werden.

Erfindungsgemäß kann eine Zentraleinheit (10) wahlweise einen normalen Verarbeitungsmodus und einen Austestmodus auf der Grundlage eines von einer Steuereinrichtung (2) gesende ten Steuersignals ausführen. In einem normalen Verarbeitungs modus wird auf eine Speicherzellenanordnung (21) zugegriffen, und in einem Austestmodus wird auf eine andere Speicherzel lenanordnung (22) zugegriffen. Eine Leseverstärkereinrichtung (31) und eine Bitleitung (24) werden von diesen Speicherzel lenanordnungen (21, 22) gemeinsam genutzt. Demzufolge ist es möglich, der Erhöhung der Fläche des Halbleiterchips abzuhel fen, die durch das Vorhandensein der zwei Speicherzellenan ordnungen (21, 22) verursacht wird. Das heißt, die Fläche ei nes Hableiterchips wird verringert.

Claims

1. Mikroprozessor (101 bis 106) mit einer Zentraleinheit (10, 70, 76) und einem Halbleiterspeicher auf einem gleichen Halbleiterchip, wobei die Zentraleinheit (10, 70, 76) auf den Halbleiterspeicher zugreifen kann, wobei
die Zentraleinheit (10, 70, 76) wahlweise einen normalen Verarbeitungsmodus und einen Austestmodus auf der Grundlage eines von außen gesendeten Steuersignals ausführen kann, und wobei
der Halbleiterspeicher eine erste Speicherzellenanordnung (21), auf die zugegriffen werden kann, wenn die Zentraleinheit (10, 70, 76) den normalen Verarbeitungsmodus ausführt, und eine zweite Speicherzellenanordnung (22) enthält, auf die zugegriffen werden kann, wenn die Zentraleinheit den Austestmodus ausführt,
gekennzeichnet durch
eine Leseverstärkereinrichtung (31, 33), die von der ersten und der zweiten Speicherzellenanordnung gemeinsam genutzt wird.

2. Mikroprozessor (101 bis 104) nach Anspruch 1, dadurch gekennzeichnet, daß eine Bitleitung (24) auch von der ersten und der zweiten Speicherzellenanordnung zusätzlich zu der Leseverstärkereinrichtung gemeinsam genutzt wird.

3. Mikroprozessor (105, 106) nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Speicherzellenanordnung jeweils mit beiden Seiten der gemeinsam genutzten Leseverstärkereinrichtung derart verbunden sind, daß eine Bitleitung durch die gemeinsam genutzte Leseverstärkereinrichtung zwischen der ersten und der zweiten Speicherzellenanordnung geteilt wird.

4. Mikroprozessor (102, 106) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Halbleiterspeicher ferner eine dritte Speicherzellenanordnung (26) als Reservespeicherzellenanordnung zur Kompensierung einer defekten Zelle der ersten Speicherzellenanordnung enthält und die erste bis dritte Speicherzellenanordnung, auf die zuzugreifen ist, durch ein erstes Steuersignal (54) zur Auswahl der ersten Speicherzellenanordnung, auf die zuzugreifen ist, und ein zweites Steuersignal (17) zur Auswahl der zweiten oder dritten Speicherzellenanordnung, auf die zuzugreifen ist, ausgewählt wird.

5. Mikroprozessor (102, 106) nach Anspruch 4, gekennzeichnet durch
eine erste Reihendecodiereinrichtung (46) zur Ansteuerung einer Wortleitung (23) der ersten Speicherzellenanordnung, und
eine zweite Reihendecodiereinrichtung (43, 44) zur Ansteuerung von Wortleitungen (27, 25) der zweiten und der dritten Speicherzellenanordnung,
wobei ein aus der Zentraleinheit ausgegebenes Adressensignal ein erstes Adressensignal (16), das alle Wortleitungen der ersten Speicherzellenanordnung bestimmen kann, und ein Abstandsteuersignal (17) mit verschiedenen Werten zwischen dem normalen Verarbeitungsmodus und dem Austestmodus enthält,
wobei die zweite Reihendecodiereinrichtung
eine vierte Reihendecodiereinrichtung (50) zur Erzeugung eines zweiten Adressensignals, das die Wortleitung der zweiten Speicherzellenanordnung auf der Grundlage des ersten Adressensignals und des Abstandsteuersignals bestimmt,
eine Vergleicherschaltung (51) zur Erzeugung einer dritten Adresse, die wahlweise die Wortleitung der dritten Speicherzellenanordnung bestimmt, wenn das erste Adressensignal die defekte Zelle bestimmt,
eine Schaltung (56) zur Erzeugung des ersten Steuersignals auf der Grundlage des zweiten Adressensignals und des dritten Adressensignals,
eine fünfte Reihendecodiereinrichtung (58) zur wahlweisen Ansteuerung der Wortleitung der zweiten Speicherzellenanordnung auf der Grundlage des zweiten Adressensignals,
eine sechste Reihendecodiereinrichtung (59) zur wahlweisen Ansteuerung der Wortleitung der dritten Speicherzellenanordnung auf der Grundlage des dritten Adressensignals, und
eine Schaltung (57) zum Empfang des Abstandsteuersignals als zweites Steuersignal und zur wahlweisen Ausführung entweder einer Zufuhr des zweiten Adressensignals zu der fünften Reihendecodiereinrichtung oder der Zufuhr des dritten Adressensignals zu der sechsten Reihendecodiereinrichtung auf der Grundlage des zweiten Steuersignals enthält,
wobei die erste Reihendecodiereinrichtung das erste Adressensignal und das erste Steuersignal empfängt und auf das erste Steuersignal hin bestimmt, ob die Wortleitung der ersten Speicherzellenanordnung auf der Grundlage des ersten Adressensignals wahlweise angesteuert wird oder nicht.

6. Mikroprozessor (103) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Halbleiterspeicher ein dynamischer Schreib-Lese-Speicher ist,
der Mikroprozessor ferner eine Auffrischschaltung zur Auffrischung der ersten und der zweiten Speicherzellenanordnung enthält,
wobei die Auffrischschaltung einen Zähler (61) und eine Steuerschaltung (60) zur Steuerung des Zählers enthält,
wobei der Zähler eine Adresse (63) als Zählwert fortlaufend über die erste und die zweite Speicherzellenanordnung erzeugen und den Zählwert auf einen Anfangswert auf ein Rücksetzsignal (64) hin rücksetzen kann, und
wobei die Steuerschaltung das Rücksetzsignal zu der Zähleinrichtung sendet, falls der Zählwert eine Endadresse der ersten Speicherzellenanordnung erreicht, wenn die Zentraleinheit (76) den normalen Verarbeitungsmodus ausführt.

7. Mikroprozessor (103) nach Anspruch 6, dadurch gekennzeichnet, daß die Zentraleinheit ein Modussignal (75) mit unterschiedlichen Werten zwischen dem normalen Verarbeitungsmodus und dem Austestmodus ausgibt,
wobei die Steuerschaltung
eine Adressenübereinstimmungs-Entscheidungsschaltung (67) zum Vergleich des Zählwertes Zählers mit einem Wert der Endadresse der ersten Speicherzellenanordnung und zur Ausgabe eines Entscheidungssignals mit einem vorbestimmten Wert, wenn die Werte miteinander übereinstimmen, und
eine Und-Schaltung (68) zur Berechnung einer logischen Und-Verknüpfung des Modussignals und des Entscheidungssignals und zur Ausgabe der logischen Und- Verknüpfung als Rücksetzsignal enthält.

8. Mikroprozessor (104) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Zentraleinheit (70) wahlweise einen Betriebsmodus, der auf einen außerhalb des Mikroprozessors vorgesehenen Speicher (4) zugreifen kann, und einen Betriebsmodus ausführen kann, der nur auf den Halbleiterspeicher zugreifen kann, wobei der Mikroprozessor ferner eine Bereichssteuerschaltung (80) zur Steuerung des Zugriffs auf die erste und die zweite Speicherzellenanordnung derart aufweist, daß auf die erste Speicherzellenanordnung anstelle der zweiten Speicherzellenanordnung auf der Grundlage eines von der Zentraleinheit gesendeten Steuersignals zugegriffen wird, wenn die Zentraleinheit den Betriebsmodus, der auf den externen Speicher zugreifen kann, und den Austestmodus ausführt.

9. Mikroprozessor (104) nach Anspruch 8, gekennzeichnet durch
eine erste Reihendecodiereinrichtung (41) zur Ansteuerung einer Wortleitung (23) der ersten Speicherzellenanordnung und
eine zweite Reihendecodiereinrichtung (42) zur Ansteuerung einer Wortleitung (25) der zweiten Speicherzellenanordnung,
wobei die Zentraleinheit ein Adressensignal (16), das alle Wortleitungen der ersten Speicherzellenanordnung bestimmen kann, ein erstes Modussignal (75) mit einem normalen und einem aktiven Wert jeweils für den normalen Verarbeitungsmodus und den Austestmodus und ein zweites Modussignal (72) mit einem aktiven und einem normalen Wert jeweils für den Betriebsmodus, der auf den externen Speicher zugreifen kann, und den Betriebsmodus ausgibt, der nur auf den Halbleiterspeicher zugreifen kann,
wobei die Bereichssteuerschaltung
eine erste Logikschaltung (82) zur Ausgabe eines Signals, das nur dann aktiv ist, wenn die Werte des ersten und des zweiten Modussignals miteinander übereinstimmen, und
eine zweite Logikschaltung (83) zur Ausgabe eines Signals, das nur dann aktiv ist, wenn die Werte des ersten und des zweiten Modussignals jeweils aktiv und normal sind, enthält,
wobei die erste Reihendecodiereinrichtung wahlweise die Wortleitung der ersten Speicherzellenanordnung auf der Grundlage des Adressensignals nur dann ansteuert, wenn das aus der ersten Logikschaltung ausgegebene Signal aktiv ist, und
die zweite Reihendecodiereinrichtung wahlweise die Wortleitung der zweiten Speicherzellenanordnung auf der Grundlage des Adressensignals nur dann ansteuert, wenn das aus der zweiten Logikschaltung ausgegebene Signal aktiv ist.

10. Mikroprozessor (101 bis 106) nach einem der Ansprüche 1 bis 5, 8 und 9, dadurch gekennzeichnet, daß der Halbleiterspeicher ein dynamischer Schreib-Lese-Speicher ist.