CN1182917A

CN1182917A - 微处理器

Info

Publication number: CN1182917A
Application number: CN97112951A
Authority: CN
Inventors: 樋口崇; 奥村直人; 坪田秀夫
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-10-29
Filing date: 1997-06-09
Publication date: 1998-05-27
Anticipated expiration: 2017-06-09
Also published as: DE19721516A1; KR19980032077A; US5983367A; TW332341B; CN1132111C; JPH10133908A; DE19721516C2

Abstract

目的在于节省半导体芯片的面积。CPU根据来自控制装置2的控制信号,有选择地执行正常处理方式和调试处理方式。存储单元阵列21在正常处理方式下被访问,存储单元阵列22在调试处理方式下被访问。读出放大器31和位线24在存储单元阵列21、22之间共用。因此能缓和与备有存储单元阵列21、22二者相伴随的半导体芯片面积的增大。

Description

微处理器

本发明涉及能用于ICE(内部电路仿真程序)的微处理器，特别是涉及虽然内部装入了正常工作用的存储器和调试用的存储器，但仍能使装置小型化的技术改进。

在使用微处理器的系统中，提高软件的开发效率是一个重要课题。现在已知有一种用于此目的的使用ICE进行调试的技术。在现有的ICE的情况下，是将调试用的存储器(所谓“跟踪存储器”)和监视程序(进行跟踪等的程序)用的ROM设置在微处理器的外部，将这些电路配置在ICE的基板上。因此存在ICE的实际安装成本增加的问题。

为了改进上述的问题，提出了将调试用的存储器装入微处理器内部的方案。图14是表示其一例的框图。如图14所示，通过将该微处理器150连接在主系统161及控制装置162上，能构成ICE160。作为集成电路，微处理器150是在单一的半导体芯片上制成的。

在微处理器150中备有CPU(中央运算处理部分)151。该CPU151根据通过控制信号线165从控制装置162送来的控制信号而工作。另外，在CPU151和控制装置162之间通过数据信号线154、缓冲器153及数据信号线164进行数据信号的收发。另外，控制装置162通过信号线163与主系统161之间交换控制信号。

在微处理器150中还备有调试用的存储器152。该存储器152构成为SRAM，根据通过信号线155从CPU151送出的地址信号进行地址指定。

可是，在现有的微处理器150中，由于用SRAM构成跟踪存储器，所以微处理器150的存储器在半导体芯片中的占有面积大，存在半导体芯片的成本上升的问题。

本发明就是为了解决背景技术中的上述问题而开发的，目的在于提供一种备有正常工作用的存储器和调试用的存储器，而且能缓和芯片面积的增大，能使装置小型化的微处理器。

本发明涉及在同一个半导体芯片内备有CPU和可由该CPU访问的半导体存储器的微处理器。

本发明的第1方面的微处理器的特征在于：上述CPU可根据来自外部的控制信号有选择地执行正常处理方式和调试处理方式两种工作方式，上述半导体存储器备有上述CPU在上述正常处理方式中能访问的第1存储单元阵列和在上述调试处理方式中能访问的第2存储单元阵列，读出放大器在这些第1及第2存储单元阵列之间互相共用。

本发明的第2方面的装置的特征在于：在发明的第1方面的微处理器中，在这些第1及第2存储单元阵列之间除了上述读出放大器之外，还互相共用位线。

本发明的第3方面的装置的特征在于：在发明的第1方面的微处理器中，上述读出放大器是共用读出放大器，上述第1及第2存储单元阵列分别连接在上述共用的读出放大器的一侧及另一侧，以便在上述第1及第2存储单元阵列之间用上述共用读出放大器将位线分开。

本发明的第4方面的装置的特征在于：在发明的第1至第3方面中的任一方面的微处理器中，上述半导体存储器还备有作为补偿上述第1存储单元阵列中的有缺陷的单元用的备用存储单元阵列的第3存储单元阵列，根据选择是否访问第1存储单元阵列的第1控制信号和在上述第2及第3存储单元阵列之间选择访问对象的第2控制信号，在上述第1至第3存储单元阵列之间选择访问对象。

本发明的第5方面的装置的特征在于：在发明的第1至第3方面中的任一方面的微处理器中，上述半导体存储器是DRAM，上述微处理器还备有更新上述第1及第2存储单元阵列的更新电路，该更新电路备有计数器和控制该计数器的控制电路。

而且，上述计数器作为计数值能生成跨越上述第1及第2存储单元阵列的连续的地址，而且能应答复位信号，将计数值复位到初始值，上述控制电路在上述CPU为上述正常处理方式时，如果上述计数值达到上述第1存储单元阵列的最后地址，便将上述复位信号送给上述计数器。

本发明的第6方面的装置的特征在于：在发明的第1至第3方面中的任一方面的微处理器中，上述CPU还可以有选择地执行能访问设在上述微处理器的外部的存储器即外部存储器的工作方式和只以上述半导体存储器为访问对象的工作方式这样两种方式。

而且，上述微处理器还备有控制上述第1及第2存储单元阵列的空间控制电路，以便当上述CPU处于可将外部存储器作为访问对象的工作方式且为调试处理方式时，根据来自上述CPU的控制信号，上述第1存储单元阵列代替上述第2存储单元阵列而成为访问对象。

图1是实施例1的装置框图。

图2是实施例2的装置框图。

图3是图2中的备用译码器及行译码器的框图。

图4是图3中的备用控制信号控制电路框图。

图5是图3中的分支控制电路框图。

图6是实施例3的装置框图。

图7是图6中的区控制电路框图。

图8是实施例4的装置框图。

图9是图8中的区控制电路框图。

图10是实施例5的装置框图。

图11是作为比较对象的存储单元阵列的部分电路图。

图12是图10中的存储单元阵列的部分电路图。

图13是实施例6的装置框图。

图14是作为背景技术的装置框图。

<实施例1>

图1是表示实施例1的微处理器的结构框图。如图1所示，该微处理器101通过连接到主系统1及控制装置2可构成ICE(内部电路仿真程序)121。作为集成电路，微处理器101是在单一的半导体芯片上制成的。这一点对于后文所述的各个微处理器102～106也一样。

主系统1是随着操作人员的操作而对ICE121整体进行控制的装置部分。控制装置2通过信号线3与主系统1之间交换控制信号。控制装置2还通过数据信号线13与微处理器101之间进行数据信号的收发，同时通过控制信号线15将控制微处理器101的工作的控制信号送给微处理器101。

在微处理器101中备有CPU(中央运算处理部)10。该CPU10根据通过控制信号线15从控制装置2送来的作为控制信号之一的方式选择信号，可以有选择地执行正常处理方式和调试处理方式两种工作方式。在CPU10和控制装置2之间通过数据信号线13、缓冲器12及数据信号线14进行数据信号的输入及输出。

在微处理器101中还备有两种存储单元阵列21、22。一种存储单元阵列21是在CPU10为正常处理方式时被访问的存储媒体(正常工作用的存储器)。另一种存储单元阵列22是在CPU10为调试处理方式时被访问的存储媒体(调试用的存储器)。

这些存储媒体都被构成DRAM存储单元阵列。各存储单元阵列的存储容量例如在存储单元阵列21中为兆字节大小，而在存储单元阵列22中为千字节大小，被设定得远小于存储单元阵列21。

行译码器41连接在存储单元阵列21的多条字线23上，还有一个行译码器42连接在存储单元阵列22的一条或多条字线25上。多条位线24在存储单元阵列21、22之间互相共用。而且读出放大器31及列译码器32连接在这些位线24上。即两个存储单元阵列21、22与位线24一起共有读出放大器31。

数据信号线14连接在读出放大器31上。而且CPU10通过该数据信号线14及读出放大器31对存储单元阵列21、22进行数据信号的写入与读出。

从CPU10通过地址信号线18输出指定存储单元阵列21、22的地址的地址信号。CPU10中备有寄存器11，该寄存器11输出地址信号时，根据方式选择信号保持激活(例如高电平)或正常(例如低电平)信号。即，在正常处理方式下进行存储器访问时，该信号是正常信号，在调试方式下进行存储器访问时变成激活。

寄存器11的输出作为空间控制信号，构成地址信号中的1位。即地址信号由可指定存储单元阵列21的地址的正常地址信号和从寄存器11输出的空间控制信号构成。与此相对应，地址信号线18由传递正常地址信号的正常地址信号线16和传递空间控制信号的空间控制信号线17构成。

行译码器41通过对由地址信号线18传送来的地址信号进行译码，从存储单元阵列21的字线2 3中有选择地驱动地址信号所指定的一条。同样，行译码器42通过对由地址信号线18传送来的地址信号进行译码，从存储单元阵列22的字线25中有选择地驱动地址信号所指定的一条。

列译码器32通过对由地址信号线18传送来的地址信号进行译码，有选择地驱动位线24中的一条。这样一来，就能从存储单元阵列21、22中包含的多个存储单元中有选择地对地址信号所指定的存储单元进行访问。

行译码器41在空间控制信号为正常信号时有选择地驱动字线23中的某一条(即进行译码工作)，在为激活信号时不驱动任何一条字线23(即停止译码工作)。另一方面，行译码器42在空间控制信号为正常信号时停止译码工作，在为激活信号时进行译码工作。即行译码器41、42根据空间控制信号的值，只对存储单元阵列21、22中的某一方有选择地进行译码工作。

如上所述，微处理器101不在外部连接存储装置，能根据从控制装置2输出的方式选择信号，有选择地执行正常处理方式及调试处理方式这两种工作方式。而且，各种工作方式下所使用的两种存储单元阵列21、22共有位线24和读出放大器31，所以能缓和由各存储单元阵列21、22的组合造成的芯片面积的扩大。

即，与存储单元阵列22的增加相伴随的芯片面积的增大，主要是能抑制只相当于存储单元阵列22的增加部分，能实现这样两个方面，即实现没有外部存储装置的两种工作方式这样的高实用性和装置的小型化。

<实施例2>

图2是表示实施例2的微处理器的结构框图。以下在图中与图1所示的实施例1的装置相同的部分标以相同的符号，其详细说明从略。

该微处理器102备有作为补偿有缺陷的存储单元用的备用存储器的存储单元阵列26。该存储单元阵列26也与存储单元阵列21、22一样，由DRAM存储单元阵列构成。

存储单元阵列21的字线23由行译码器46驱动，存储单元阵列22的字线25及存储单元阵列26的字线27由另一个行译码器44驱动。而且，在微处理器102中还备有与它们不同的备用译码器43。该备用译码器43根据正常地址信号及空间控制信号，将控制信号输出给信号线54。该控制信号中含有备用控制信号(第1控制信号)。

迄今众所周知，在备有备用存储器的DRAM中，在驱动对应于存储单元阵列21的正常工作用的存储器的行译码器和驱动对应于存储单元阵列26的备用存储器的行译码器之间，根据备用控制信号，有选择地只使一个行译码器工作。行译码器46与驱动以往所知的DRAM中备有的正常工作用的存储器的行译码器的结构相同，根据从备用译码器43输出的备用控制信号，有选择地进行工作或停止。即虽然备有调试用的存储单元阵列22，但行译码器46的规模与以往所知的行译码器同样受到限制。

当应选择正常工作用的存储器时，备用控制信号变成正常信号。而且，这时行译码器46根据从正常地址信号线16传递的正常地址信号，对存储单元阵列21进行译码工作。另一方面，当应选择备用存储器时，备用控制信号变成激活信号。而且，这时行译码器46不管正常地址信号的值如何，都停止译码工作。

图3是表示备用译码器43及行译码器44的内部结构的框图。在备用译码器43中，备有比较电路51及备用控制信号控制电路52。在行译码器44中备有分支控制电路55。在比较电路51内部备有许多熔丝，在微处理器102的制造工序中，根据存储单元阵列21的测试结果，这些熔丝有选择地被烧断。

正常地址信号通过正常地址信号线16被输入比较电路51。然后，当该正常地址信号的值与被烧断的熔丝的组合决定的特定值(一般为多个值)一致时，使存储单元阵列26的字线27(一般为多条)中的某一条输出可选择的控制信号。该控制信号包含上述的备用控制信号，通过信号线53被输入备用控制信号控制电路52。

图4是表示备用控制信号控制电路52的结构的框图。在备用控制信号控制电路52中备有译码器50及多工器56。译码器50将地址信号译码后输出。该译码信号能有选择地指定调试用的存储单元阵列22的字线25中的某一条、同时包含上述的备用控制信号。

选择器56在通过空间控制信号线17输入的空间控制信号是正常信号时，选择通过信号线53输入的控制信号，反之，当为激活信号时，选择从译码器50输出的控制信号，并输出给信号线54。

图5是表示分支控制电路55的结构框图。在分支控制电路55中备有多路分解器57及译码器58、59。分支控制电路55在通过通过空间控制信号线17输入的空间控制信号(第2控制信号)是正常信号时，将通过信号线54输入的控制信号传递给译码器58，反之，当为激活信号时，传递给译码器59。译码器58、59根据各自输入的控制信号，分别有选择地驱动字线27中的一条或字线25中的一条。

备用译码器43、行译码器44的构成如上，以下述方式进行工作。当CPU10的工作方式是正常处理方式、且访问存储器时，备用控制信号控制电路52将来自比较电路51的控制信号送给信号线54。当正常地址信号与在比较电路51中设定的地址值中的任何一个都不一致时，便从比较电路51输出含有正常的备用控制信号的控制信号。该控制信号被送给行译码器46，同时通过分支控制电路55中包含的多路分解器57被送给译码器58。

由于备用控制信号是正常信号，所以行译码器46根据正常地址信号对存储单元阵列21进行译码工作。另一方面，由于备用控制信号是正常信号，所以译码器58停止对存储单元阵列26的译码工作。另外，由于控制信号不送给译码器59，所以不对存储单元阵列22进行译码工作。即，只对存储单元阵列21进行存储器的访问。

另一方面，当正常地址信号与在比较电路51中设定的地址值中的某一个一致时，便从比较电路51输出含有激活的备用控制信号的控制信号。该控制信号被送给行译码器46，同时通过多路分解器57被送给译码器58。

由于备用控制信号是激活信号，所以行译码器46停止对存储单元阵列21的译码工作。另一方面，由于备用控制信号是激活信号，所以译码器58根据控制信号进行对存储单元阵列26的译码工作。另外，由于控制信号不送给译码器59，所以不对存储单元阵列22进行译码工作。即，只对存储单元阵列26进行存储器的访问。

当CPU10的工作方式是调试处理方式、且访问存储器时，由于空间控制信号是激活信号，所以备用控制信号控制电路52将来自译码器50的控制信号送给信号线54。该控制信号中含有的备用控制信号被设定为激活态。然后，该信号被送给行译码器46，同时通过多路分解器57被送给译码器59。

由于备用控制信号是激活信号，所以行译码器46停止对存储单元阵列21的译码工作。另一方面，译码器59根据控制信号进行对存储单元阵列22的译码工作。另外，由于控制信号不送给译码器58，所以不对存储单元阵列26进行译码工作。即，只对存储单元阵列22进行存储器的访问。

这样，在正常处理方式中，正常工作用的存储单元阵列21和作为调试存储器的存储单元阵列26都根据在比较电路51中的设定进行访问，在调试处理方式中，经常是只访问调试用的存储器阵列即存储单元阵列22。即，能实现适当地访问3种存储单元阵列21、22、26。

在微处理器102中，虽然这样有选择地访问3种存储单元阵列21、22、26，但在行译码器46中，与驱动以往的正常工作用的存储器一样，不输入空间控制信号，只以正常地址信号和备用控制信号为译码对象。其原因在于在备用译码器43中，作为备用存储器的存储单元阵列26用的控制信号和调试用的存储单元阵列22用的控制信号被共用化，当为调试处理方式时，输出激活的备用控制信号。

在DRAM中备有的地址译码器中，通常首先对地址信号进行预译码，然后再对它进行译码，这样来进行分阶段的译码。因此如果行译码器46除了正常地址信号和备用控制信号之外，还输入了空间控制信号时，就需要增加预译码的信号和作为判断位用的空间控制信号用的逻辑门。即与只使地址线的条数增加1位时不同，为了在行译码器46中增加必须停止的控制信号的条数，芯片的面积急剧增大。另外，由于增加逻辑门，工作速度也变慢。

与作为备用存储器的存储单元阵列26相比，正常工作用的存储单元阵列21的存储容量大，因此，行译码器46内部的译码级数比驱动存储单元阵列26的字线27的行译码器的级数大。因此，在正常处理方式中，访问的速度由行译码器46规定。因此，行译码器46的工作速度下降，直接造成正常处理方式中的访问速度下降。

在微处理器102中，由于作为备用存储器的存储单元阵列26用的控制信号和调试用的存储单元阵列22用的控制信号被共用化，所以缓和了行译码器46中的芯片面积的扩大，同时抑制了访问速度的下降。即，微处理器102能实现这样两个方面，即在备有备用存储器、又没有外部存储器的情况下能同时实现两种工作方式这样的高实用性和小型化。

<实施例3>

图6是表示实施例3的微处理器的结构框图。在该微处理器103中备有更新存储单元阵列21、22中具有的存储单元用的更新电路。而且，该更新电路中备有区控制电路60、更新地址计数器61及选择器62。

在CPU76中除了已说明过的寄存器11之外，还备有寄存器(方式寄存器)74。该寄存器74不管CPU76是否输出地址信号，根据方式选择信号保持激活信号或正常信号。即该信号在正常处理方式时为正常信号，在调试处理方式下则呈激活态。而且，该信号通过信号线75被输入到区控制电路60中。

图7是表示区控制电路60的内部结构及与周围电路的关系的框图。在区控制电路60中备有地址一致判断电路67及“与”电路68。更新地址计数器61是一种可在从初始值(例如零)至结束值的范围内进行计数、同时能根据通过信号线64输入的复位信号而复位(使计数值返回初始值)的计数器。

从初始值至结束值的计数值范围与2个存储单元阵列21、22的全部地址对应地设定结束值。更新地址计数器61的计数值通过信号线63作为更新地址被输入选择器62及地址一致判断电路67两者中。

在地址一致判断电路67中将输入的计数值与规定的设定值进行比较，当两者的值一致时，输出激活信号。被作为比较对象的设定值预先由逻辑门元件设定。而且，该设定值要与存储单元阵列21的全部地址相对应地确定。“与”电路68计算并输出地址一致判断电路67的输出信号和寄存器74保持的信号的逻辑积。

因此，当CPU76处于调试处理方式时，即寄存器74保持激活信号时，更新地址计数器61的计数值如果与地址一致判断电路67的设定值一致，则激活信号作为复位信号从“与”电路68被送给更新地址计数器61。其结果是计数值返回初始值。即更新地址计数器61将从初始值到地址一致判断电路67的设定值的范围内的值，换句话说，只将存储单元阵列21的地址作为计数值依次生成。

另一方面，当CPU76处于正常处理方式时，即寄存器74保持正常信号时，更新地址计数器61的计数值即使与地址一致判断电路67的设定值一致，也不从“与”电路68输出激活信号。更新地址计数器61不被复位，将从初始值到结束值的范围内的值，换句话说，将存储单元阵列21、22两者的地址作为计数值依次生成。

回到图6，更新地址计数器61的计数值通过信号线63也输入选择器62。选择器62根据是否是应该更新的时间，选择并输出通过信号线63输入的计数值和通过地址信号线18输入的地址信号这两者之一。选择器62的输出信号通过信号线66被输入行译码器41、42及列译码器32。

如上所述，在微处理器103中，当CPU76处于正常处理方式时，即处于不使用调试用的存储单元阵列22的工作方式时，只生成正常工作用的存储单元阵列21的更新地址，当处于调试处理方式时，连续生成两者的更新地址。

即，不使用调试用的存储单元阵列22时，不进行更新存储单元阵列22的无用的工作。其结果能使正常工作用的存储单元阵列21的更新速率与不备有调试用的存储单元阵列22的微处理器中的正常工作用的存储单元阵列相同。

另外，由于生成各存储单元阵列21、22的各更新地址的计数器在更新地址计数器61中被共用化，所以能同时获得节省它所占用的那一部分芯片面积的优点。

<实施例4>

图8是表示实施例4的微处理器的结构框图。该微处理器104是这样构成的，即不使用内部的正常工作用的存储单元阵列21，而能执行ICE122中备有外部存储器4中存储的程序。微处理器104中备有的CPU70在访问外部存储器4时，通过信号线73将地址信号送给外部存储器4。

使用外部存储器4时，不需要存储单元阵列21。在微处理器104中，当CPU70处于使用外部存储器4作为正常工作用的存储器的工作方式时，可将存储单元阵列21作为调试用的存储器使用。为此目的，在微处理器104中备有区控制电路(空间控制电路)80。

在图9所示的框图中，示出了区控制电路80的内部结构。在CPU70中除了在调试处理方式下保持呈激活态的信号的寄存器74之外，还备有寄存器71。该寄存器71作为正常工作用的存储器，根据处于使用外部存储器4和存储单元阵列21两者中的哪一者的方式，分别保持激活信号及正常信号。

区控制电路80中备有2个逻辑门元件82、83。寄存器74的信号通过信号线75，同时寄存器71的信号通过信号线72分别输入逻辑门元件82、83。

逻辑门元件82是“或非”(NOR)电路，只有当寄存器74的信号和寄存器71的信号一致(两者都是激活信号或两者都是正常信号)时才输出激活信号。逻辑门元件82的输出信号通过信号线84被输入行译码器41。行译码器41只有当信号线84的信号呈激活态时才进行译码工作。

另一逻辑门元件83只有当寄存器74的信号是激活信号且寄存器71的信号是正常信号时，才输出激活信号。逻辑门元件83的输出信号通过信号线85被输入行译码器42。行译码器42只有当信号线85的信号呈激活态时才进行译码工作。

当CPU70处于正常处理方式且使用存储单元阵列21作为正常工作用的存储器的工作方式时，两个寄存器74、71的信号都变成正常信号。这时，逻辑门元件82输出激活信号，逻辑门元件83输出正常信号。因此，行译码器41对存储单元阵列21进行译码工作，行译码器42停止对存储单元阵列22的译码工作。即，由CPU70只能访问内部的正常工作用的存储单元阵列21。

当CPU70处于正常处理方式且使用外部存储器4作为正常工作用的存储器的工作方式时，寄存器74的信号变成正常信号，寄存器71的信号变成激活信号。这时，逻辑门元件82输出正常信号，逻辑门元件83也输出正常信号。因此，行译码器41停止对存储单元阵列21的译码工作，行译码器42也停止对存储单元阵列22的译码工作。即，由CPU70只能访问作为正常工作用的存储器的外部存储器4。

当CPU70处于调试处理方式且使用存储单元阵列21作为正常工作用的存储器的工作方式时，寄存器74的信号变成激活信号，寄存器71的信号变成正常信号。这时，逻辑门元件82输出正常信号，逻辑门元件83输出激活信号。因此，行译码器41停止对存储单元阵列21的译码工作，行译码器42对存储单元阵列22进行译码工作。即，能用存储单元阵列22进行调试工作。

当CPU70处于调试处理方式且使用外部存储器4作为正常工作用的存储器的工作方式时，寄存器74的信号变成激活信号，寄存器71的信号也变成激活信号。这时，逻辑门元件82输出激活信号，逻辑门元件83输出正常信号。因此，行译码器41对存储单元阵列21进行译码工作，行译码器42停止对存储单元阵列22的译码工作。即，能用存储单元阵列21作为调试用的存储器进行调试工作。

即，当处于使用外部存储器4的方式时，如果从CPU70输出访问调试用的存储器的地址，，则驱动正常工作用的存储器的行译码器41根据由受CPU70控制的区控制电路80生成的控制信号而工作。这样，在微处理器104中，当处于执行外部存储器4中存储的程序的工作方式时，可将内部的正常工作用的存储单元阵列21作为调试用的存储器使用。因此，在调试用的存储器中能确保存储单元阵列21具有例如数兆字节大小的存储容量。

<实施例5>

图10是表示实施例5的微处理器的结构框图。该微处理器105与实施例1中的微处理器101的特征不同之点在于：在该微处理器105中用共用读出放大器33作为读出放大器，调试用的存储单元阵列22设置在与共用读出放大器33中的存储单元阵列21相反的一侧。

在图11及图12所示的电路图中分别示出了备有两种读出放大器的存储单元阵列的一部分。图11中的存储单元阵列备有非共用型的读出放大器91，适合构成存储容量较小的存储单元阵列。存储单元94连接在构成位线24的一对信号线92、93之间，传输门元件95、96插在存储单元94和读出放大器91之间。

图12中的存储单元阵列备有共用读出放大器97。这种结构适合于用单一的读出放大器负担过大的、位线24长的、存储容量大的存储单元阵列。如图12所示，共用读出放大器97被插在沿位线24的多个位置处。换句话说，将从沿位线24的一个共用读出放大器97到下一个共用读出放大器97的区间98作为一个单位，多个单位重复排列构成存储单元阵列。这样做能容易地生成布局图形。

传输门元件95、96附加在共用读出放大器97的两侧。但是位于存储单元阵列端部的共用读出放大器97将不需要伴随它的一对传输门元件95、96除去，采用与其它不同的布局图形。

返回图10，微处理器105中备有的存储单元阵列21的结构如图12所示。因此在存储单元阵列21的字线25的一个端部出现共用读出放大器97。该共用读出放大器97是图10所示的共用读出放大器33。即，共用读出放大器33在两种存储单元阵列21、22之间被共用化。而且，共用读出放大器33能用与存储单元阵列21中的另一个共用读出放大器97相同的布局图形生成。

因此，在微处理器105中能缓和与设置存储单元阵列22相伴随的芯片面积的扩大，同时容易生成布局图形，可缩短设计周期。

<实施例6>

以上说明的实施例1～5中的微处理器102～105能任意地组合实施。这里给出它的一个例子。

图13示出了包含微处理器102～105的所有的特征部分的微处理器的结构框图。该微处理器106与微处理器102一样，备有作为备用存储器的存储单元阵列26。另外，与微处理器103一样，备有具有区控制电路60的功能的区控制电路86及选择器62。

再者，区控制电路86具有微处理器104中的区控制电路80的功能。而且，调试用的存储单元阵列22与微处理器105一样，被连接在共用读出放大器33的与存储单元阵列21(包括存储单元阵列26)相反的一侧。

由于如上构成，所以在微处理器106中能同时获得微处理器102～105的所有的优点。

在发明的第1方面的装置中，由于在第1及第2存储单元阵列之间互相共用读出放大器，所以能缓和与备有上述二种存储单元阵列相伴随的半导体芯片面积的增大。

在发明的第2方面的装置中，由于在第1及第2存储单元阵列之间除了上述读出放大器外，还互相共用位线，所以能使结构简单，还能缓和半导体芯片面积的增大。

在发明的第3方面的装置中，由于在第1及第2存储单元阵列之间互相共用共用读出放大器，所以在第1存储单元阵列的内部备有该共用读出放大器和布局图形相同的共用读出放大器，能容易生成布局图形，能缩短设计周期，而且能将第1存储单元阵列的存储容量设定得更高。

在发明的第4方面的装置中，虽然备有作为备用存储单元阵列的第3存储单元阵列，但选择是否访问第1存储单元阵列的信号被限于第1控制信号。因此，能将第1存储单元阵列的行译码器构成与具有备用存储单元阵列的现在众所周知的半导体存储器中备有的行译码器相同的结构。即，第1存储单元阵列的行译码器的电路规模不会伴随备有第3存储单元阵列而增大。

因此，能缓和与备有第3存储单元阵列相伴随的芯片面积的增大。与此同时，能防止在第1～第3存储单元阵列的访问速度中速度最低的第1存储单元阵列的访问速度随着备有第3存储单元阵列而进一步下降。

在发明的第5方面的装置中，跨越第1及第2存储单元阵列生成连续的地址的更新用的计数器能复位，当CPU处于正常处理方式时，如果计数值达到第1存储单元阵列的最后地址，通过控制电路的作用进行复位。即在正常处理方式时，只更新第1存储单元阵列，而不更新第2存储单元阵列。

因此，能使第1存储单元阵列的更新速率与不备有调试用的存储单元阵列的微处理器中的正常工作用的存储单元阵列的更新速率相同。另外，第1及第2存储单元阵列的各更新地址只用一个计数器生成，所以能节省半导体的芯片面积。

在发明的第6方面的装置中，当CPU处于可将外部存储器作为访问对象的工作方式且为调试处理方式时，第1存储单元阵列代替第2存储单元阵列成为访问对象。即，第1存储单元阵列能作为调试用的存储单元。因此，作为调试用的存储器，能确保第1存储单元阵列所具有的大的存储容量。

Claims

1.一种在同一个半导体芯片内备有CPU和可由该CPU访问的半导体存储器的微处理器，其特征在于：

上述CPU可根据来自外部的控制信号有选择地执行正常处理方式和调试处理方式两种工作方式，

上述半导体存储器备有上述CPU在上述正常处理方式中能访问的第1存储单元阵列和在上述调试处理方式中能访问的第2存储单元阵列，

读出放大器在这些第1及第2存储单元阵列之间互相共用。

2.根据权利要求1所述的微处理器，其特征在于：在这些第1及第2存储单元阵列之间除了上述读出放大器之外，还互相共用位线。

3.根据权利要求1所述的微处理器，其特征在于：

上述读出放大器是共用读出放大器，

上述第1及第2存储单元阵列分别连接在上述共用读出放大器的一侧及另一侧，以便在上述第1及第2存储单元阵列之间用上述共用读出放大器将位线分开。

4.根据权利要求1至3中的任意一项所述的微处理器，其特征在于：上述半导体存储器还备有作为补偿上述第1存储单元阵列中的有缺陷的单元用的备用存储单元阵列的第3存储单元阵列，

根据选择是否访问第1存储单元阵列的第1控制信号和在上述第2及第3存储单元阵列之间选择访问对象的第2控制信号，在上述第1至第3存储单元阵列之间选择访问对象。

5.根据权利要求1至3中的任意一项所述的微处理器，其特征在于：上述半导体存储器是DRAM，

上述微处理器还备有更新上述第1及第2存储单元阵列的更新电路，

该更新电路备有计数器和控制该计数器的控制电路，

上述计数器作为计数值能生成跨越上述第1及第2存储单元阵列的连续的地址，而且能应答复位信号，将计数值复位到初始值，

上述控制电路在上述CPU为上述正常处理方式时，如果上述计数值达到上述第1存储单元阵列的最后地址，便将上述复位信号送给上述计数器。

6.根据权利要求1至3中的任意一项所述的微处理器，其特征在于：上述CPU还可以有选择地执行能访问设在上述微处理器的外部的存储器即外部存储器的工作方式和只以上述半导体存储器为访问对象的工作方式这样两种方式，

上述微处理器还备有控制上述第1及第2存储单元阵列的空间控制电路，以便当上述CPU处于可将外部存储器作为访问对象的工作方式且为调试处理方式时，根据来自上述CPU的控制信号，上述第1存储单元阵列代替上述第2存储单元阵列而成为访问对象。