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ALLGEMEINER STAND DER TECHNIK
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In
der Regel enthält
ein Computersystem eine Anzahl integrierter Schaltungen, die miteinander kommunizieren,
um Systemanwendungen durchzuführen.
Das Computersystem enthält
oft einen Controller, wie etwa einen Mikroprozessor, und eine oder mehrere
Speicherkomponenten, wie etwa einen Direktzugriffsspeicher (RAM).
Der RAM kann eine beliebige geeignete Art von RAM sein, wie zum
Beispiel ein dynamischer RAM (DRAN), synchroner DRAN mit doppelter
Datenrate (DDR-SDRAM), Graphik-DDR-SDRAM (GDDR-SDRAM), DRAN mit
reduzierter Latenz (RLDRAM), pseudostatischer RAM (PSRAM) und Low-Power-DDR-SDRAM (LPDDR-SDRAM).
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Integrierte
Schaltungen werden nach der Herstellung geprüft, um sicherzustellen, dass
die Komponenten ordnungsgemäß arbeiten.
Die integrierten Schaltungen werden gewöhnlich in Waferform und nachdem
sie zertrennt und gekapselt wurden geprüft. In Prüfvorrichtungen für integrierte Schaltungen
sind begrenzt viele Betriebsmittel für das Prüfen von Komponenten verfügbar. Zu
den Betriebsmittelbeschränkungen
gehört
die Anzahl der Treiberschaltungen, die Eingaben zu einer oder mehreren
zu prüfenden
Komponenten senden, und die Anzahl der Treiber-/Komparatorschaltungen,
die die Ausgaben der zu prüfenden
Komponenten beurteilen. Wenn weniger Betriebsmittel zum Prüfen jeder Komponente
notwendig sind, können
mehr Komponenten parallel geprüft
werden, wodurch die Kosten pro Einheit jeder geprüften Komponente
verringert werden.
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Speicherprüfvorrichtungen
verwenden oft eine Gruppe von Treiberkontaktstellen und einen oder
mehrere Treiber bzw. Kompa ratoren zum Prüfen einer Speicherkomponente.
In der Regel steuern die Treiberkontaktstellen zwei oder mehr Speicherkomponenten
parallel an und separate Treiber/Komparatoren beurteilen die Ausgaben
jeder Speicherkomponente. Häufig
wird die Anzahl parallel geprüfter
Speicherkomponenten durch die Anzahl der Ausgänge jeder Speicherkomponente
und die Anzahl verfügbarer
Treiber-/Komparatorkontaktstellen begrenzt.
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Eine
typische Speicherprüfung
umfasst das Schreiben von Daten in Speicherzellen und das Wiederauslesen
der Daten aus den Speicherzellen. Die aus den Speicherzellen gelesenen
Daten werden mit den in die Speicherzellen geschriebenen Daten verglichen.
Vergleichsergebnisse werden zu einer begrenzten Anzahl von Ausgaben
komprimiert, die von der Speicherkomponente über Ausgangskontaktstellen
dem Treiber bzw. den Komparatoren zugeführt werden. Wenn die aus den
Speicherzellen gelesenen Daten mit dem in die Speicherzellen geschriebenen Daten übereinstimmen,
besteht die Speicherkomponente die Prüfung. Wenn die aus den Speicherzellen gelesenen
Daten nicht mit den in die Speicherzellen geschriebenen Daten übereinstimmen,
enthält
die Speicherkomponente defekte Speicherzellen.
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Bestimmte
Speicherkomponenten enthalten einen internen Datenmustergenerator,
der Prüfdatenmuster
zum Prüfen
von Speicherzellen im Prüfmodus erzeugt.
Die Prüfdatenmuster
werden in Speicherzellen geschrieben und wieder aus den Speicherzellen ausgelesen,
um die Vergleichsergebnisse zu erhalten. Oft stellt der interne
Datenmustergenerator eine begrenzte Anzahl vorbestimmter Prüfdatenmuster bereit.
Dies führt
zu einer Prüfung,
bei der es an Flexibilität
mangelt, und verschlechtert das Austesten und Ausfallanalysebemühungen.
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Aus
diesen und anderen Gründen
wird die vorliegende Erfindung benötigt.
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KURZFASSUNG
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Ein
Aspekt der vorliegenden Erfindung stellt einen Direktzugriffsspeicher
mit Eingangskontaktstellen und einer Prüfschaltung bereit. Die Eingangskontaktstellen
sind dafür
ausgelegt, eine Zeilenadresse und eine Spaltenadresse zu empfangen.
Die Prüfschaltung
ist dafür
ausgelegt, die Zeilenadresse und die Spaltenadresse über die
Eingangskontaktstellen zu empfangen und Maskenbit zu empfangen. Die
Prüfschaltung
wählt Bit
der Zeilenadresse und der Spaltenadresse auf der Basis der Maskenbit
aus und stellt auf der Basis der gewählten Bit der Zeilenadresse
und der Spaltenadresse mindestens ein Prüfdatenbit bereit.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die
beigefügten
Zeichnungen sollen ein weiteres Verständnis der vorliegenden Erfindung
geben und sind in die vorliegende Beschreibung integriert und bilden
einen Teil dieser. Die Zeichnungen zeigen die Ausführungsformen
der vorliegenden Erfindung und dienen zusammen mit der Beschreibung
zur Erläuterung
der Prinzipien der Erfindung. Weitere Ausführungsformen der vorliegenden
Erfindung und viele der beabsichtigten Vorteile der vorliegenden
Erfindung werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme
auf die folgende ausführliche
Beschreibung besser verständlich
werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu
zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche
Teile.
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1 ist
ein Diagramm einer Ausführungsform
eines Prüfsystems.
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2 ist
ein Diagramm einer Ausführungsform
einer Prüfschaltung
mit einem adressengesteuerten Datenmustergenerator und einer Vergleichsschaltung.
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3 ist
ein Diagramm einer Ausführungsform
eines adressengesteuerten Datenmustergenerators.
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4 ist
ein Diagramm einer Ausführungsform
eines Datenmustergenerators.
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5 ist
ein Diagramm einer Ausführungsform
einer Vergleichsschaltung.
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6 ist
ein Diagramm einer Ausführungsform
einer Steuerschaltung.
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7A ist
eine Wahrheitstabelle der Funktionsweise eines adressengesteuerten
Datenmustergenerators, der das niedrigstwertige Bit einer Zeilenadresse
und das niedrigstwertige Bit einer Spaltenadresse auswählt.
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7B ist
eine Wahrheitstabelle der Funktionsweise eines adressengesteuerten
Datenmustergenerators, der das niedrigstwertige Bit einer Spaltenadresse
auswählt.
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7C ist
eine Wahrheitstabelle der Funktionsweise eines adressengesteuerten
Datenmustergenerators, der das niedrigstwertige Bit einer Zeilenadresse
auswählt.
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7D ist
eine Wahrheitstabelle der Funktionsweise eines adressengesteuerten
Datenmustergenerators, der die Zeilenadressenbit und die Spaltenadressenbit
ausmaskiert.
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7E ist
eine Wahrheitstabelle der Funktionsweise eines adressengesteuerten
Datenmustergenerators, der die zwei niedrigstwertigen Bit einer Zeilenadresse
auswählt.
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7F ist
eine Wahrheitstabelle der Funktionsweise eines adressengesteuerten
Datenmustergenerators, der die zwei niedrigstwertigen Bit einer Spaltenadresse
auswählt.
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7G ist
eine Wahrheitstabelle der Funktionsweise eines adressengesteuerten
Datenmustergenerators, der die zweiten Bit einer Zeilenadresse und
einer Spaltenadresse auswählt.
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7H ist eine Wahrheitstabelle der Funktionsweise
eines adressengesteuerten Datenmustergenerators, der die zwei niedrigstwertigen
Bit der Zeilenadresse und die zwei niedrigstwertigen Bit der Spaltenadresse
auswählt.
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7I ist
eine Wahrheitstabelle der Funktionsweise eines adressengesteuerten
Datenmustergenerators, der das niedrigstwertige Bit einer Zeilenadresse
und das niedrigstwertige Bit einer Spaltenadresse auswählt und
ein hexadezimales A in Zeilenschreibdaten empfängt.
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7J ist
eine Wahrheitstabelle der Funktionsweise eines adressengesteuerten
Datenmustergenerators, der das niedrigstwertige Bit einer Zeilenadresse
auswählt
und ein hexadezimales A in Zeilenschreibdaten empfängt.
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7K ist
eine Wahrheitstabelle der Funktionsweise eines adressengesteuerten
Datenmustergenerators, der Zeilenadressenbit und Spaltenadressenbit
ausmaskiert und ein hexadezimales A in Zeilenschreibdaten empfängt.
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AUSFÜHRLICHE BESCHREIBUNG
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In
der folgenden ausführlichen
Beschreibung wird auf die beigefügten
Zeichnungen Bezug genommen, die Teil dieser bilden und in denen
als Veranschaulichung spezifische Ausführungsformen gezeigt sind,
in denen die Erfindung ausgeübt
werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa "oben", "unten", "vorne", "hinten", "vorderes", "hinteres" usw. mit Bezug auf
die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten
von Ausführungsformen
der vorliegenden Erfindung in einer Anzahl verschiedener Orientierungen
positioniert werden können,
dient die Richtungsterminologie Veranschaulichungszwecken und ist
auf keinerlei Weise einschränkend.
Es versteht sich, dass andere Ausführungsformen verwendet werden können und
strukturelle oder logische Änderungen vorgenommen
werden können,
ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die
folgende ausführliche
Beschreibung ist deshalb nicht in einem einschränkenden Sinne aufzufassen und
der Schutzumfang der vorliegenden Erfindung wird durch die angeführten Ansprüche definiert.
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1 ist
ein Diagramm einer Ausführungsform
eines Prüfsystems 20 mit
einer Prüfvorrichtung 22 für integrierte
Schaltungen und einer integrierten Schaltung 24 gemäß der vorliegenden
Erfindung. Die Prüfvorrichtung 22 für integrierte
Schaltungen ist über
Adressensignalpfade 26, den Maskensignalpfad 28 und
Ausgangssignalpfade 30 elektrisch an die in tegrierte Schaltung 24 gekoppelt.
Die Prüfvorrichtung 22 für integrierte
Schaltungen führt
der integrierten Schaltung 24 Signale zu und empfängt Signale
von dieser, um die integrierte Schaltung 24 zu prüfen. Die
Prüfvorrichtung 22 für integrierte
Schaltungen kann elektrisch an eine beliebige geeignete Anzahl integrierter
Schaltungen, wie zum Beispiel die integrierte Schaltung 24,
gekoppelt werden, um die integrierten Schaltungen parallel zu prüfen. Bei
einer Ausführungsform
ist die Prüfvorrichtung 22 für integrierte
Schaltungen elektrisch parallel über
Adressensignalpfade 26 und Maskensignalpfad 28 an mehrere
integrierte Schaltungen gekoppelt. Bei einer Ausführungsform
ist die Prüfvorrichtung 22 für integrierte
Schaltungen über
separate Ausgangssignalpfade, wie zum Beispiel die Ausgangssignalpfade 30, die
elektrisch an die integrierte Schaltung 24 gekoppelt sind,
an jede von mehreren integrierten Schaltungen gekoppelt.
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Die
Prüfvorrichtung 22 für integrierte
Schaltungen enthält
Treiber 32, die Adressensignale ADDR auf Adressensignalpfaden 26 und
Maskensignale MASK auf Maskensignalpfad 28 liefern. Die Adressensignale
ADDR bei 26 enthalten Zeilenadressen und Spaltenadressen,
mit denen Onboard-Speicher in der integrierten Schaltung 24 adressiert
werden kann. In einer Prüfbetriebsart empfängt die
integrierte Schaltung 24 die Adressensignale ADDR bei 26 und
die Maskensignale MASK bei 28 von der Prüfvorrichtung 22 für integrierte Schaltungen
und erzeugt auf der Basis der empfangenen Adressensignale ADDR bei 26 und
Maskensignale MASK bei 28 Prüfdaten. Die integrierte Schaltung 24 schreibt
die Prüfdaten
in den Onboard-Speicher
und liest später
den Speicher und vergleicht die Prüfdaten mit den aus dem Onboard-Speicher
gelesenen Daten. Bestehen-/Nichtbestehen-Vergleichsergebnisse (engl.: "pass/fail comparison
results") werden
komprimiert und in komprimierten Bestehen-/Nichtbestehen-Ausgangssignalen
OUTPUTS über
Ausgangssignalpfade 30 an die Prüfvorrichtung 22 für integrierte
Schaltungen ausgegeben. Die Prüfvorrichtung 22 für integrierte Schaltungen
enthält
Treiber/Komparatoren 34, die die komprimierten Bestehen-/Nichtbestehen-Ausgangssignale OUTPUTS
bei 30 von der integrierten Schaltung 24 empfangen.
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Die
integrierte Schaltung 24 enthält eine Prüfschaltung 36, Speicher
und Speicherlese-/-schreiblogik 38, Adressensignal-Eingangskontaktstellen 40,
eine Maskensignal-Eingangskontaktstelle 42 und Ausgangssignalkontaktstellen 44.
Die integrierte Schaltung 24 kann eine beliebige geeignete
Art von integrierter Schaltung sein, die Speicherelemente oder Speicherzellen
enthält.
Bei einer Ausführungsform
ist die integrierte Schaltung 24 ein Controller. Bei anderen
Ausführungsformen
ist die integrierte Schaltung 24 ein RAM, wie etwa ein
DRAM, DDR-SDRAM, GDDR-SDRAM, RLDRAM, PSRAM oder ein LPDDR-SDRAM.
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Die
Adressensignal-Eingangskontaktstellen 40 sind über Adressensignalpfade 26 elektrisch
an die Prüfvorrichtung 22 für integrierte
Schaltungen gekoppelt, und die Maskensignal-Eingangskontaktstelle 42 ist über den
Maskensignalpfad 28 elektrisch an die Prüfvorrichtung 22 für integrierte
Schaltungen gekoppelt. Die Adressensignal-Eingangskontaktstellen 40 empfangen
die Adressensignale ADDR bei 26 und die Maskensignal-Eingangskontaktstelle 42 empfängt Maskensignale
MASK bei 28. Außerdem
sind die Ausgangssignalkontaktstellen 44 über Ausgangssignalpfade 30 elektrisch
an die Prüfvorrichtung 22 für integrierte
Schaltungen gekoppelt, und komprimierte Bestehen-/Nichtbestehen-Ausgangssignale OUTPUTS
bei 30 werden über
die Ausgangssignalkontaktstellen 44 der Prüfvorrichtung 22 für integrierte
Schaltungen zugeführt.
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Die
Prüfschaltung 36 ist über interne
Adressensignalpfade 46 elektrisch an die Adressensignal-Eingangskontaktstellen 40 und über den
internen Maskensignalpfad 48 an die Maskensignal-Eingangskontaktstelle 42 gekoppelt.
Außerdem
ist die Prüfschaltung 36 über die
internen Ausgangssignalpfade 50 elektrisch an die Ausgangssignalkontaktstellen 44 gekoppelt.
Die Prüfschaltung 36 empfängt über die
Adressensignal-Eingangskontaktstellen 40 und
die internen Adressensignalpfade 46 Adressensignale ADDR
bei 26. Die Prüfschaltung 36 empfängt über die
Maskensignal-Eingangskontaktstelle 42 und den internen
Maskensignalpfad 48 Maskensignale MASK bei 28.
Die Prüfschaltung 36 führt über die
internen Ausgangssignalpfade 50 den Ausgangssignalkontaktstellen 44 und
der Prüfvorrichtung 22 für integrierte
Schaltungen komprimierte Bestehen-/Nichtbestehen-Ausgangssignale
OUTPUTS bei 30 zu.
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Die
Speicher- und Speicherlese-/-schreiblogik 38 ist über interne
Adressensignalpfade 46 elektrisch an die Adressensignal-Eingangskontaktstellen 40 gekoppelt.
In einer Normalbetriebsart empfängt die
Speicher- und Speicherlese-/-schreiblogik 38 Adressensignale
ADDR bei 26 über
die Adressensignal-Eingangskontaktstellen 40 und die internen Adressensignalpfade 46.
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In
einer Prüfbetriebsart
empfängt
die Prüfschaltung 36 die
Adressensignale ADDR bei 26 und die Maskensignale MASK
bei 28. von der Prüfvorrichtung 22 für integrierte
Schaltungen und erzeugt auf der Basis der empfangenen Adressensignale
ADDR bei 26 und Maskensignale MASK bei 28 Prüfdaten. Die
Prüfschaltung 36 ist über die
Schreibdatenpfade 52 und die Lesedatenpfade 54 elektrisch
an die Speicher- und Speicherlese-/-schreiblogik 38 gekoppelt. Die
Prüfschaltung 36 wählt Bit
der Zeilenadresse und der Spaltenadresse in den Adressensignalen
ADDR bei 26 auf der Basis von Maskenbit in den Maskensignalen
MASK bei 28 aus. Die Prüfschaltung 36 führt Prüfdaten auf
der Basis der gewählten
Bit der Zeilenadresse und der Spaltenadresse über die Schreibdatenpfade 52 der
Speicher- und Speicherlese-/-schreiblogik 38 zu.
Schreiblogik in der Speicher- und Speicherlese-/-schreiblogik 38 schreibt
die Prüfdaten
in den Speicher in der Speicher- und Speicherlese/-schreiblogik 38.
Die Prüfschaltung 36 liest
den Speicher später über Leselogik
in der Speicher- und Speicherlese-/-schreiblogik 38 und empfängt die
gelesenen Daten über
Lesedatenpfade 54. Die Prüfschaltung 36 vergleicht
die Prüfdaten
mit den aus dem Speicher gelesenen Daten und liefert Bestehen-/Nichtbestehen-Vergleichsergebnisse.
Die Vergleichsergebnisse werden komprimiert und in den komprimierten
Bestehen/Nichtbestehen-Ausgangssignalen OUTPUTS bei 30 an
die Prüfvorrichtung 22 für integrierte
Schaltungen ausgegeben. Die Prüfvorrichtung 22 für integrierte
Schaltungen empfängt
die komprimierten Bestehen-/Nichtbestehen-Ausgangssignale OUTPUTS
bei 30 von der integrierten Schaltung 24.
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2 ist
ein Diagramm einer Ausführungsform
einer Prüfschaltung 36,
die einen adressengesteuerten Datenmustergenerator (AGDMG) 60 und eine
Vergleichsschaltung 62 enthält. Der AGDMG 60 ist über interne
Adressensignalpfade 46 elektrisch an die Adressensignal-Eingangskontaktstellen 40 (dargestellt
in 1) und über
den internen Maskensignalpfad 48 an. die Maskensignal-Eingangskontaktstelle 42 (dargestellt
in 1) gekoppelt. Der AGDMG 60 empfängt die
Adressensignale ADDR bei 26 über
die Adressensignal-Eingangskontaktstellen 40 und die internen
Adressensignalpfade 46. Der AGDMG 60 empfängt die
Maskensignale MASK bei 28 über die Maskensignal- Eingangskontaktstelle 42 und
den internen Maskensignalpfad 48.
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Der
AGDMG 60 wählt
Bit der Zeilenadresse und der Spaltenadresse in den Adressensignalen ADDR
bei 26 auf der Basis von Maskenbit in den Maskensignalen
MASK bei 28 und erzeugt auf der Basis der gewählten Bit
der Zeilenadresse und der Spaltenadresse Prüfdaten TDATA. Der AGDMG 60 ist über die
Schreibdatenpfade 52 elektrisch an die Speicher- und Speicherlese-/-schreiblogik 38 und über den
Datensignalpfad 64 an die Vergleichsschaltung 62 gekoppelt.
Der AGDMG 60 führt
die erzeugten Prüfdaten
TDATA über
die Schreibdatenpfade 52 der Speicher- und Speicherlese-/-schreiblogik 38 zu. Schreiblogik
in der Speicher- und Speicherlese-/-schreiblogik 38 schreibt
die Prüfdaten
TDATA bei 52 in den Speicher in der Speicher- und Speicherlese-/-schreiblogik 38.
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Der
AGDMG 60 führt
die Prüfdaten
TDATA über
den Datensignalpfad 64 der Vergleichsschaltung 62 zu.
Die Vergleichsschaltung 62 ist über Lesedatenpfade 54 elektrisch
an die Speicher- und Speicherlese-/-schreiblogik 38 und über interne
Ausgangssignalpfade 50 an die Ausgangssignalkontaktstellen 44 gekoppelt.
Die Prüfschaltung 36 liest
den Speicher über
Leselogik in der Speicher- und Speicherlese-/-schreiblogik 38 und
die Vergleichsschaltung 62 empfängt die gelesenen Daten RDATA über die
Lesedatenpfade 54. Die Vergleichsschaltung 62 vergleicht
von dem AGDMG 60 empfangene Prüfdaten TDATA mit den gelesenen
Daten RDATA und liefert Bestehen-/Nichtbestehen-Vergleichsergebnisse, die komprimiert
und in den komprimierten Bestehen-/Nichtbestehen-Ausgangssignalen
OUTPUTS bei 50 ausgegeben werden.
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3 ist
ein Diagramm einer Ausführungsform
eines AGDMG 60, der eine Steuerschaltung 70 und
einen Datenmustergenerator (DMG) 72 enthält. Die
Steuerschaltung 70 ist über
den Steuersignalpfad 74 elektrisch an den DMG 72 gekoppelt.
Die Steuerschaltung 70 ist über die internen Adressensignalpfade 46 elektrisch
an die Adressensignal-Eingangskontaktstellen 40 (dargestellt
in 1) und über
den internen Maskensignalpfad 48 an die Maskensignal-Eingangskontaktstelle 42 (dargestellt
in 1) gekoppelt. Die Steuerschaltung 70 empfängt die
Adressensignale ADDR bei 26 über die Adressensignal-Eingangskontaktstellen 40 und
die internen Adressensignalpfade 46. Die Steuerschaltung 70 empfängt die
Maskensignale MASK bei 28 über die Maskensignal-Eingangskontaktstelle 42 und
den internen Maskensignalpfad 48. Bei einer Ausführungsform
empfängt
die Steuerschaltung 70 nur eine begrenzte Anzahl von Bit
der Zeilenadresse und/oder der Spaltenadresse.
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Die
Steuerschaltung 70 empfängt
Bit der Zeilenadresse und der Spaltenadresse in den Adressensignalen
ADDR bei 46 und maskiert auf der Basis von in den Maskensignalen
MASK bei 48 empfangenen Maskenbit empfangene Bit aus. Unmaskierte
oder gewählte
Bit werden kombiniert, um bei 74 ein Steuersignal DOUT
bereitzustellen. Bei einer Ausführungsform
führt die
Steuerschaltung 70 an jedem der empfangenen Bit der Zeilenadresse
und der Spaltenadresse und einem entsprechenden der Maskenbit eine
UND-Funktion aus. Bei einer Ausführungsform führt die
Steuerschaltung 70 an den gewählten Bit eine EXKLU-SIV-ODER-Funktion
aus, um das Steuersignal DOUT bei 74 bereitzustellen.
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Der
DMG 72 ist elektrisch an die Zeilenschreibdatensignalpfade 76 und
die Spaltenschreibdatensignalpfade 78 gekoppelt.
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Der
DMG 72 empfängt
Zeilenschreibdaten XWR über
die Zeilenschreibdatensignalpfade 76 und Spaltenschreibdaten
YWR über
die Spaltenschreibdatensignalpfade 78. Bei einer Ausführungsform werden
die Zeilenschreibdaten XWR bei 76 über Eingangskontaktstellen
aus einer externen Einrichtung wie etwa der Prüfvorrichtung 22 für integrierte
Schaltungen zugeführt.
Bei einer Ausführungsform
werden die Spaltenschreibdaten YWR bei 78 über Eingangskontaktstellen
von einer externen Einrichtung wie etwa der Prüfvorrichtung 22 für integrierte
Schaltungen zugeführt.
Bei einer Ausführungsform
werden die Zeilenschreibdaten XWR bei 76 über einen
Mustergenerator in der integrierten Schaltung 24 zugeführt. Bei
einer Ausführungsform
werden die Spaltenschreibdaten YWR bei 78 über einen
Mustergenerator in der integrierten Schaltung 24 zugeführt. Bei
einer anderen Ausführungsform
werden die Zeilenschreibdaten XWR bei 76 und die Spaltenschreibdaten
YWR bei 78 über
beliebige geeignete Schaltkreise zugeführt, darunter Zwischenspeicher
und/oder Register in der integrierten Schaltung 24 und
festcodierte Schaltkreise in der integrierten Schaltung 24.
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Der
DMG 72 kombiniert Zeilenschreibdaten XWR bei 76,
Spaltenschreibdaten YWR bei 78 und das Steuersignal DOUT
bei 74, um auf der Basis der gewählten Bit der Zeilenadresse
und der Spaltenadresse Prüfdaten
TDATA bereitzustellen. Bei einer Ausführungsform führt der
DMG 72 eine EXKLUSIV-ODER-Funktion an jedem der Bit der
Spaltenschreibdaten YWR bei 78 und des Steuersignals DOUT
bei 74 aus. Bei einer Ausführungsform führt der
DMG 72 eine EXKLUSIV-ODER-Funktion an jedem der Bit der
Zeilenschreibdaten XWR bei 76 und des Steuersignals DOUT
bei 74 aus. Bei einer Ausführungsform führt der
DMG 72 eine EXKLUSIV-ODER-Funktion an jedem der Bit der
Spaltenschreibdaten YWR bei 78 und jedem der Bit der Zeilenschreibdaten
XWR bei 76 aus, um ein Datenmusterergebnis zu erhalten,
und der DMG 72 führt
eine weitere EXKLUSIV-ODER-Funktion an jedem der Bit des Datenmusterergebnisses
und des Steuersignals DOUT bei 74 aus, um die Prüfdaten TDATA
bereitzustellen. Bei anderen Ausführungsformen führt der DMG 72 eine
beliebige geeignete Funktion oder Funktionen an beliebigen geeigneten
Daten und dem Steuersignal DOUT bei 74 aus, um die Prüfdaten TDATA
bereitzustellen.
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Der
DMG 72 ist über
Schreibdatenpfade 52 elektrisch an die Speicher- und Speicherlese-/-schreiblogik 38 und über den
Datensignalpfad 64 an die Vergleichsschaltung 62 gekoppelt.
Der DMG 72 führt
der Speicher- und Speicherlese-/-schreiblogik 38 über die
Schreibdatenpfade 52 die Prüfdaten TDATA bei 52 zu.
Schreiblogik in der Speicher- und Speicherlese-/-schreiblogik 38 schreibt die
Prüfdaten
TDATA bei 52 in den Speicher in der Speicher- und Speicherlese-/-schreiblogik 38. Außerdem führt der
DMG 72 die Prüfdaten
TDATA bei 52 über
den Datensignalpfad 64 der Vergleichsschaltung 62 zu.
Bei einer Ausführungsform
führt der DMG 72 der
Vergleichsschaltung 62 die Prüfdaten TDATA zu, während die
Prüfdaten
TDATA erzeugt werden. Bei einer Ausführungsform speichert die Vergleichsschaltung 62 die
empfangenen Prüfdaten TDATA
und vergleicht die gespeicherten Prüfdaten TDATA mit aus dem Speicher
gelesenen Daten. Bei einer Ausführungsform
speichert der DMG 72 die Prüfdaten TDATA und führt die
Prüfdaten
TDATA der Vergleichsschaltung 62 zu, die die empfangenen Prüfdaten TDATA
mit aus dem Speicher gelesenen Daten vergleicht.
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4 ist
ein Diagramm einer Ausführungsform
eines DMG 72, der vier Bit Prüfdaten TD0 bei 52a,
TD1 bei 52b, TD2 bei 52c und TD3 bei 52d in den
Prüfdaten
TDATA bei 52 bereitstellt. Der DMG 72 stellt die
vier Bit der Prüfdaten
TD0 bei 52a, TD1 bis 52b, TD2 bei 52c und
TD3 bei 52d parallel bereit. Die vier Bit Prüfdaten TD0
bei 52a, TD1 bei 52b, TD2 bei 52c und
TD3 bei 52d können
an einer beliebigen geeigneten Anzahl von Speicherstellen in den
Speicher geschrieben werden. Bei einer Ausführungsform werden die vier
Bit Prüfdaten
TD0 bei 52a, TD1 bei 52b, TD2 bei 52c und
TD3 bei 52d in vier verschiedene Speicherstellen in den
Speicher geschrieben dergestalt, dass auf der Basis jeder Gruppe
von vier parallelen Bit Prüfdaten
TD0 bei 52a, TD1 bei 52b, TD2 bei 52c und
TD3 bei 52d sechzehn Datenbit in den Speicher geschrieben
werden.
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Der
DMG 72 enthält
ein Spaltenschreibdatenregister 80, ein Zeilenschreibdatenregister 82,
einen Multiplexer 84 und vier EXKLUSIV-ODER-Schaltungen 86a-86d mit
drei Eingängen.
Die Ausgänge der
vier EXKLUSIV-ODER-Schaltungen 86a-86d mit drei
Eingängen
stellen die vier Bit Prüfdaten
TD0 bei 52a, TD1 bei 52b, TD2 bei 52c und
TD3 bei 52d bereit. Der Ausgang der EXKLUSIV-ODER-Schaltung 86a mit
drei Eingängen
liefert die Prüfdaten
TD0 bei 52a, der Ausgang der EXKLUSIV-ODER-Schaltung 86b mit
drei Eingängen
liefert die Prüfdaten
TD1 bei 52b, der Ausgang der EXKLUSIV-ODER-Schaltung 86c mit
drei Eingängen
liefert die Prüfdaten
TD2 bei 52c und der Ausgang der EXKLUSIV-ODER-Schaltung 86d mit
drei Eingängen
liefert die Prüfdaten
TD3 bei 52d. Ein Eingang jeder der vier EXKLUSIV-ODER-Schaltungen 86a-86d mit
drei Eingängen ist über den
Steuersignalpfad 74 elektrisch an die Steuerschaltung 70 gekoppelt.
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Das
Spaltenschreibdatenregister 80 enthält vier Spaltenschreibdatenregister 80a-80d.
Das Spaltenschreibdatenregister 80 ist elektrisch an die
Spaltenschreibdatensignalpfade 78 gekoppelt und empfängt Spaltenschreibdaten
YWR (YWR0-YWR3) über die
Spaltenschreibdatensignalpfade 78. Die Spaltenschreibdatenregister 80a-80d empfangen und
speichern die Spaltenschreibdatenbit YWR0, YWR1, YWR2 und YWR3.
Das Spaltenschreibdatenregister 80a speichert das Spaltenschreibdatenbit YWR0,
das Spaltenschreibdatenregister 80b speichert das Spaltenschreibdatenbit
YWR1, das Spaltenschreibdatenregister 80c speichert das
Spaltenschreibdatenbit YWR2 und das Spaltenschreibdatenregister 80d speichert
das Spaltenschreibdatenbit YWR3.
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Das
Spaltenschreibdatenregister 80 ist elektrisch an jede der
vier EXKLUSIV-ODER-Schaltungen 86a-86d mit drei
Eingängen
gekoppelt. Das Spaltenschreibdatenregister 80a ist über die
Spaltenschreibdatenleitung 102a elektrisch an einen Eingang
der EXKLUSIV-ODER-Schaltung 86a gekoppelt und führt der
EXKLUSIV-ODER-Schaltung 86a über die Spaltenschreibdatenleitung 102a das
Spaltenschreibdatenbit YWR0 zu. Das Spaltenschreibdatenregister 80b ist über die
Spaltenschreibdatenleitung 102b elektrisch an einen Eingang
der EXKLUSIV-ODER-Schaltung 86b gekoppelt
und führt
der EXKLUSIV-ODER-Schaltung 86b über die
Spaltenschreibdatenleitung 102b das Spaltenschreibdatenbit
YWR1 zu. Das Spaltenschreibdatenregister 80c ist über die
Spaltenschreibdatenleitung 102c elektrisch an einen Eingang
der EXKLUSIV-ODER-Schaltung 86c gekoppelt und führt der EXKLUSIV-ODER-Schaltung 86c über die
Spaltenschreibdatenleitung 102c das Spaltenschreibdatenbit
YWR2 zu. Das Spaltenschreibdatenregister 80d ist über die
Spaltenschreibdatenleitung 102d elektrisch an einen Eingang
der EXKLUSIV-ODER-Schaltung 86d gekoppelt und führt der EXKLUSIV-ODER-Schaltung 86d über die
Spaltenschreibdatenleitung 102d das Spaltenschreibdatenbit
YWR3 zu.
-
Das
Zeilenschreibdatenregister 82 enthält vier Zeilenschreibdatenregister 82a-82d.
Das Zeilenschreibdatenregister 82 ist elektrisch an die
Zeilenschreibdatensignalpfade 76 gekoppelt und empfängt Zeilenschreibdaten
XWR (XWR0-XWR3) über
die Zeilenschreibdatensignalpfade 76. Die Zeilenschreibdatenregister 82a-82d empfangen
und speichern die vier Zeilenschreibdatenbit XWR0, XWR1, XWR2 und
XWR3. Das Zeilenschreibdatenregister 82a speichert das
Zeilenschreibdatenbit XWR0, das Zeilenschreibdatenregister 82b speichert
das Zeilenschreibdatenbit XWR1, das Zeilenschreibdatenregister 82c speichert
das Zeilenschreibdatenbit XWR2 und das Zeilenschreibdatenregister 82d speichert das
Zeilenschreibdatenbit XWR3.
-
Der
Multiplexer 84 wird so gesteuert, dass er eines der vier
Zeilenschreibdatenbit XWR0, XWR1, XWR2 und XWR3 auswählt und
das gewählte
Bit den vier EXKLUSIV-ODER-Schaltungen 86a-86d mit
drei Eingängen
zuführt.
Der Multiplexer 84 ist elektrisch an das Zeilenschreibdatenregister 82 gekoppelt.
Das Zeilenschreibdatenregister 82a ist über die Zeilenschreibdatenleitung 88 elektrisch
an einen Zahlwort Eingang des Multiplexers 84 gekoppelt,
das Zeilenschreibdatenregister 82b ist über die Zeilenschreibdatenleitung 90 elektrisch
an einen anderen Eingang des Multiplexers 84 gekoppelt,
das Zeilenschreibdatenregister 82c ist über die Zeilenschreibdatenleitung 92 elektrisch
an einen weiteren Eingang des Multiplexers 84 gekoppelt
und das Zeilenschreibdatenregister 82d ist über die
Zeilenschreibdatenleitung 94 elektrisch an einen weiteren
Eingang des Multiplexers 84 gekoppelt. Außerdem ist
der Multiplexer 84 elektrisch an die Adressenleitungen 96 und 98 gekoppelt
und empfängt
die zwei niedrigstwertigen Bit der Zeilenadresse X0 bei 96 und
X1 bei 98. Zusätzlich
ist der Multiplexer 84 über
den Multiplexer-Ausgangspfad 100 elektrisch an einen Eingang
jedes der vier EXKLUSIV-ODER-Schaltungen 86a-86d mit
drei Eingängen
gekoppelt.
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Im
Betrieb empfängt
der DMG 72 die Spaltenschreibdaten YWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
die Zeilenschreibdaten XWRO-XWR3 über die Zeilenschreibdatensignalpfade 76.
Außerdem
empfängt
die Steuerschaltung 70 das Maskensignal MASK bei 48 und
führt das Steuersignal
DOUT bei 74 jeder der vier EXKLUSIV-ODER-Schaltungen 86a-86d mit
drei Eingängen zu.
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Das
Spaltenschreibdatenregister 80a führt das Spaltenschreibdatenbit
YWR0 über
die Spaltenschreibdatenleitung 102a der EXKLUSIV-ODER-Schaltung 86a zu,
das Spaltenschreibdatenregister 80b führt das Spaltenschreibdatenbit YWR1 über die
Spaltenschreibdatenleitung 102b der EXKLUSIV-ODER-Schaltung 86b zu,
das Spaltenschreibdatenregister 80c führt das Spaltenschreibdatenbit
YWR2 über
die Spaltenschreibdatenleitung 102c der EXKLUSIV-ODER-Schaltung 86c zu
und das Spaltenschreibdatenregister 80d führt das
Spaltenschreibdatenbit YWR3 über
die Spaltenschreibdatenleitung 102d der EXKLUSIV-ODER-Schaltung 86d zu.
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Das
Zeilenschreibdatenregister 82a führt das Zeilenschreibdatenbit
XWR0 über
die Zeilenschreibdatenleitung 88 dem Multiplexer 84 zu,
das Zeilenschreibdatenregister 82b führt das Zeilenschreibdatenbit
XWR1 über
die Zeilenschreibdatenleitung 90 dem Multiplexer 84 zu,
das Zeilenschreibdatenregister 82c führt das Zeilenschreibdatenbit XWR2 über die
Zeilenschreibdatenleitung 92 dem Multiplexer 84 zu
und das Zeilenschreibdatenregister 82d führt das
Zeilenschreibdatenbit XWR3 über
die Zeilenschreibdatenleitung 94 dem Multiplexer 84 zu.
-
Der
Multiplexer 84 empfängt
die zwei niedrigstwertigen Bit der Zeilenadresse X0 bei 96 und X1
bei 98 und wählt
ein Bit der Zeilenschreibdaten XWR0-XWR3 aus. Das gewählte Bit
der Zeilenschreibdaten XWR0-XWR3 wird jeder der vier EXKLUSIV-ODER-Schaltungen 86a-86d mit
drei Eingängen
zugeführt,
die die vier Bit der Testdaten TD0 bei 52a, TD1 bei 52b,
TD2 bei 52c und TD3 bei 52d in den Testdaten TDATA
bei 52 bereitstellen. Es werden vier Bit Testdaten für jede von
vier Zeilenadressen bereitgestellt, die durch die zwei niedrigstwertigen
Bit der Zeilenadresse X0 bei 96 und X1 bei 98 gegeben
werden. Folglich sind die Testdaten TDATA bei 52 vier Spalten
breit und vier Zeilen tief.
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Jede
der vier EXKLUSIV-ODER-Schaltungen 86a-86d mit
drei Eingängen
stellt eines der vier Bit Testdaten TD0 bei 52a, TD1 bei 52b,
TD2 bei 52c und TD3 bei 52d in den Testdaten TDATA
bei 52 bereit. Wenn die Anzahl hoher Logikpegel in den
drei Eingängen
einer der vier EXKLUSIV-ODER-Schaltungen 86a-86d mit
drei Eingängen
ungerade ist, liefert die EXKLUSIV-ODER-Schaltung mit drei Eingängen eine
Ausgabe mit einem hohen logischen Pegel in dem Testdatensignal TDATA
bei 52. Wenn die Anzahl hoher Logikpegel in den drei Eingängen einer der
vier EXKLUSIV-ODER-Schaltungen 86a-86d mit drei
Eingängen
gerade ist, liefert die EXKLUSIV-ODER-Schaltung mit drei Eingängen eine
Ausgabe mit einem niedrigen logischen Pegel in dem Testdatensignal
TDATA bei 52.
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5 ist
ein Diagramm einer Ausführungsform
einer Vergleichsschaltung 62. Der AGDMG 60 (dargestellt
in 2) enthält
den DMG 72 (dargestellt in 3), der
die Testdaten TDATA über
den Datensignalpfad 64 der Vergleichsschaltung 62 zuführt. Die Prüfschaltung 36 liest
den Speicher über
Leselogik in der Speicher- und Speicherlese-/-schreiblogik 38, und die Vergleichsschaltung 62 empfängt die
gelesenen Daten RDATA über
Lesedatenpfade 54. Die Vergleichsschaltung 62 vergleicht
die Prüfdaten
TDATA bei 64 mit den gelesenen Daten RDATA bei 54 und liefert
Bestehen/Nichtbestehen-Vergleichsergebnisse, die komprimiert und
in den komprimierten Bestehen-/Nichtbestehen-Ausgangssignalen OUTPUTS bei 50 ausgegeben
werden.
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Bei
einer Ausführungsform
werden die Prüfdaten
TDATA von dem DMG 72 im Wesentlichen erzeugt und der Vergleichsschaltung 62 zugeführt, während die
Vergleichsschaltung 62 gelesene Daten RDATA empfängt. Bei
einer Ausführungsform
werden die Prüfdaten
TDATA von dem DMG 72 im Wesentlichen erzeugt und der Vergleichsschaltung 62 zugeführt, während die
Speicher- und Speicherlese-/-schreiblogik 38 die
Prüfdaten
TDATA in den Speicher schreibt. Bei einer Ausführungsform speichert die Vergleichsschaltung 62 empfangene
Prüfdaten
TDATA und vergleicht die gespeicherten Prüfdaten TDATA mit den gelesenen
Daten RDATA aus dem Speicher. Bei einer Ausführungsform speichert der DMG 72 Prüfdaten TDATA
und führt
die gespeicherten Prüfdaten
TDATA der Vergleichsschaltung 62 im Wesentlichen zu, während die
Vergleichsschaltung 62 gelesene Daten RDATA empfängt.
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Die
Vergleichsschaltung 62 enthält vier EXKLUSIV-ODER-Schaltungen 110a-110d mit
zwei Eingängen
und eine NOR-Schaltung 112.
Der Ausgang jeder der vier EXKLUSIV-ODER-Schaltungen 110a-110d mit
zwei Eingängen
ist über
Ausgangspfade 114a-114d jeweils an einen Eingang
der NOR-Schaltung 112 elektrisch
gekoppelt. Die NOR-Schaltung 112 ist über interne Ausgangssignalpfade 50 elektrisch
an die Ausgangssignalkontaktstellen 44 gekoppelt. Der Ausgang
der NOR-Schaltung 112 stellt
bei 50 komprimierte Bestehen/Nichtbestehen-Ausgangssignale
OUTPUTS bereit.
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Die
vier EXKLUSIV-ODER-Schaltungen 110a-110d mit zwei
Eingängen
sind über
Datensignalpfade 64a-64d elektrisch an den DMG 72 gekoppelt.
Die EXKLUSIV-ODER-Schaltung 110a ist über den Datensignalpfad 64a elektrisch
an den DMG 72 gekoppelt, die EXKLUSIV-ODER-Schaltung 110b ist über den
Datensignalpfad 64b elektrisch an den DMG 72 gekoppelt,
die EXKLUSIV-ODER-Schaltung 110c ist über den
Datensignalpfad 64c elektrisch an den DMG 72 gekoppelt
und die EXKLUSIV-ODER-Schaltung 110d ist über den
Datensignalpfad 64d elektrisch an den DMG 72 gekoppelt.
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Außerdem sind
die vier EXKLUSIV-ODER-Schaltungen 110a-110d mit
zwei Eingängen über Lesedatenpfade 54a-54d elektrisch
an die Speicher- und Speicherlese-/-schreiblogik 38 gekoppelt.
Die EXKLUSIV-ODER-Schaltung 110a ist über den Lesedatenpfad 54a elektrisch
an die Speicher- und Speicherlese-/-schreiblogik 38 gekoppelt,
die EXKLUSIV-ODER-Schaltung 110b ist über den Lesedatenpfad 54b elektrisch
an die Speicher- und Speicherlese-/-schreiblogik 38 gekoppelt,
die EXKLUSIV-ODER-Schaltung 110c ist über den
Lesedatenpfad 54c elektrisch an die Speicher- und Speicherlese-/-schreiblogik 38 gekoppelt
und die EXKLUSIV-ODER-Schaltung 110d ist über den
Lesedatenpfad 54d elektrisch an die Speicher- und Speicherlese-/-schreiblogik 38 gekoppelt.
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Die
vier EXKLUSIV-ODER-Schaltungen 110a-110d mit zwei
Eingängen
empfangen die Prüfdaten
TDATA bei 64 (TD0-TD3) und gelesene Daten RDATA bei 54 (RD0-RD3).
Die EXKLUSIV-ODER-Schaltung 110a empfängt die
gelesenen Daten RD0 bei 54a und die Prüfdaten TD0 bei 64a, die
EXKLUSIV-ODER-Schaltung 110b empfängt die gelesenen Daten RD1
bei 54b und die Prüfdaten
TD1 bei 64b, die EXKLUSIV-ODER-Schaltung 110c empfängt die
gelesenen Daten RD2 bei 54c und die Prüfdaten TD2 bei 64c und
die EXKLUSIV-ODER-Schaltung 110d empfängt die gelesenen Daten RD3
bei 54d und die Prüfdaten
TD3 bei 64d.
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Jede
der vier EXKLUSIV-ODER-Schaltungen 110a-110d mit
zwei Eingängen
führt der NOR-Schaltung 112 ein
Bestehen/Nichtbestehen-Vergleichsergebnis zu. Wenn die zwei durch eine
EXKLUSIV-ODER-Schaltung empfangenen Eingaben gleich sind, liefert
die EXKLUSIV-ODER-Schaltung ein Signal mit niedrigem Logikpegel,
das eine bestandene Prüfung
(engl.: "pass") anzeigt. Wenn die
zwei durch eine EXKLUSIV-ODER-Schaltung empfangenen Eingaben verschieden
sind, liefert die EXKLUSIV-ODER-Schaltung
einen hohen Logikpegel, der eine nicht bestandene Prüfung (engl.: "fail") anzeigt. Die NOR-Schaltung 112 empfängt die
vier Bestehen-/Nichtbestehen-Vergleichsergebnisse und komprimiert
die Ergebnisse zu einem Bestehen/Nichtbestehen-Ausgangssignal. Wenn
alle vier Vergleichsergebnisse auf einem niedrigen Logikpegel liegen,
liefert die NOR-Schaltung 112 einen hohen Logikpegel, der eine
bestandene Prüfung
anzeigt. Wenn irgendeines der vier Vergleichsergebnisse auf einem
hohen Logikpegel liegt, liefert die NOR-Schaltung 112 einen niedrigen
Logikpegel, der anzeigt, dass eines der vier nicht bestanden hat.
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Im
Betrieb führt
der DMG 72 die Prüfdaten TD0-TD3 über Datensignalpfade 64a-64d der
Vergleichsschaltung 62 zu. Die Prüfschaltung 36 liest den
Speicher über
Leselogik in der Speicher- und Speicherlese-/-schreiblogik 38,
und die Vergleichsschaltung 62 empfängt die gelesenen Daten RD0-RD3 über Lesedatenpfade 54a-54d.
Die vier EXKLUSIV-ODER-Schaltungen 110a-110d mit zwei Eingängen vergleichen
die empfangenen Prüfdaten TD0-TD3
und gelesenen Daten RD0-RD3 und führen Bestehen/Nichtbestehen-Vergleichsergebnisse
der NOR-Schaltung 112 zu, die die Vergleichsergebnisse komprimiert
und ein komprimier tes Bestehen-/Nichtbestehen-Ergebnis in den Ausgangssignalen
OUTPUTS bei 50 ausgibt.
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6 ist
ein Diagramm einer Ausführungsform
einer Steuerschaltung 70. Die Steuerschaltung 70 empfängt über Adressensignal-Eingangkontaktstellen 40 und
interne Adressensignalpfade 46 Adressensignale ADDR. Außerdem empfängt die Steuerschaltung 70 über die
Maskensignal-Eingangskontaktstelle 42 und den internen
Maskensignalpfad 48 Maskensignale MASK. Die Steuerschaltung 70 empfängt Bit
der Zeilenadresse und Bit der Spaltenadresse in den Adressensignalen
ADDR bei 46 und maskiert empfangene Adressenbit auf der
Basis der in den Maskensignalen MASK bei 48 empfangenen
Maskenbit aus. Unmaskierte oder gewählte Bit werden kombiniert,
um bei 74 das Steuersignal DOUT bereitzustellen.
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Die
Steuerschaltung 70 enthält
vier Maskenregister 120a-120d, vier UND-Gatter 122a-122d und eine
EXKLUSIV-ODER-Schaltung 124.
Der Ausgang jedes der vier UND-Gatter 122a-122d ist über UND-Gatter-Ausgangspfade 126a-126d jeweils
elektrisch an einen Eingang der EXKLUSIV-ODER-Schaltung 124 gekoppelt.
Die EXKLUSIV-ODER-Schaltung 124 ist über den Steuersignalpfad 74 elektrisch
an den DMG 72 gekoppelt und liefert das Datenausgangssignal
DOUT bei 74.
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Der
Ausgang jedes der vier Maskenregister 120a-120d ist
elektrisch an einen invertierten Eingang eines der vier UND-Gatter 122a-122d gekoppelt.
Der Ausgang des Maskenregisters 120a ist über den
Maskenbitdatenpfad 128a elektrisch an einen invertierten
Eingang des UND-Gatters 122a gekoppelt, der Ausgang des
Maskenregisters 120b ist über den Maskenbitdatenpfad 128b elektrisch
an einen invertierten Eingang des UND-Gatters 122b gekoppelt, der
Ausgang des Maskenregis ters 120c ist über den Maskenbitdatenpfad 128c elektrisch
an einen invertierten Eingang des UND-Gatters 122c gekoppelt und
der Ausgang des Maskenregisters 120d ist über den
Maskenbitdatenpfad 128d elektrisch an einen invertierten
Eingang des UND-Gatters 122d gekoppelt.
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Die
vier Maskenregister 120a-120d empfangen Maskensignale
MASK bei 48 und speichern Maskenbit XM0, XM1, YM0 und YM1.
Das Maskenregister 120a empfängt und speichert das Maskenbit XM0,
das Maskenregister 120b empfängt und speichert das Maskenbit
XM1, das Maskenregister 120c empfängt und speichert das Maskenbit
YM0 und das Maskenregister 120d empfängt und speichert das Maskenbit
YM1. Die vier UND-Gatter 122a-122d empfangen Adressensignale
ADDR bei 46. An einem Eingang empfängt das UND-Gatter 122a das
Adressensignal X0 bei 46a, an einem Eingang empfängt das
UND-Gatter 122b das Adressensignal X1 bei 46b,
an einem Eingang empfängt
das UND-Gatter 122c das Adressensignal Y0 bei 46c und
an einem Eingang empfängt
das UND-Gatter 122d das Adressensignal Y1 bei 46d.
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Die
vier Maskenregister 120a-120d führen den
UND-Gattern 122a-122d die
Maskenbit XM0, XM1, YM0 und YM1 zu, um die Adressensignale X0, X1,
Y0 und Y1 auszumaskieren oder auszuwählen. Das Maskenbit XM0 maskiert
oder wählt
das Adressensignal X0 aus, das Maskenbit XM1 maskiert oder wählt das
Adressensignal X1 aus, das Maskenbit YM0 maskiert oder wählt das
Adressensignal V0 aus und das Maskenbit YM1 maskiert oder wählt das Adressensignal
Y1 aus. Jedes der Maskenbit XM0, XM1, YM0 und YM1 ist ein hoher
Logikpegel, um das jeweilige Adressenbit X0, X1, Y0 und Y1 auszumaskieren,
und ein niedriger Logikpegel, um das jeweilige Adressenbit X0, X1,
Y0 und Y1 auszuwählen.
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Im
Betrieb werden die Maskenregister 120a-120d mit
dem Maskenbit XM0, XM1, YM0 bzw. YM1 geladen. Die UND-Gatter 122a-122d empfangen
die Maskenbit XM0, XM1, YM0 bzw. YM1 und die Zeilenadressenbit X0
bei 46a und X1 bei 46b und Spaltenadressenbit
Y0 bei 46c und Y1 bei 46d. Die UND-Gatter 122a-122d maskieren
die empfangenen Adressensignale X0, X1, Y0 und Y1 auf der Basis
der Maskenbit XM0, XM1, YM0 und VM1 aus. Die UND-Gatter 122a-122d führen der
EXKLUSIV-ODER-Schaltung 124 Ergebnisse zu. Unmaskierte
oder ausgewählte
Bit werden über
die EXKLUSIV-ODER-Schaltung 124 kombiniert, die das Steuersignal
DOUT bei 74 bereitstellt. Wenn eine ungerade Anzahl der
Eingänge
der EXKLUSIV-ODER-Schaltung 124 auf hohen Logikpegeln liegt,
liefert die EXKLUSIV-ODER-Schaltung 124 einen hohen Logikpegel
in dem Steuersignal DOUT bei 74. Wenn eine gerade Anzahl
der Eingänge
der EXKLUSIV-ODER-Schaltung 124 auf hohen Logikpegeln liegt,
liefert die EXKLUSIV-ODER-Schaltung 124 einen
niedrigen Logikpegel in dem Steuersignal DOUT bei 74. Der
DMG 72 kombiniert Zeilenschreibdaten XWR bei 76,
Spaltenschreibdaten YWR bei 78 und das Steuersignal DOUT
bei 74, um auf der Basis der gewählten Bit der Zeilenadresse
und der Spaltenadresse die Prüfdaten
TDATA bereitzustellen.
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7A-7K sind
Wahrheitstabellen der Funktionsweise einer Ausführungsform des ACDMG 60. 7A zeigt
die Funktionsweise des ACDMG 60 mit der Steuerschaltung 70,
die das niedrigstwertige Bit der Zeilenadresse X0 bei 140 und
das niedrigstwertige Bit der Spaltenadresse Y0 bei 142 auswählt. Die
Steuerschaltung 70 kombiniert die gewählten Bit X0 bei 140 und
Y0 bei 142 über
die EXKLUSIV-ODER-Schaltung 124, um das Steuersignal DOUT
bei 74 bereitzustellen.
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Die
Steuerschaltung 70 empfängt
das Maskensignal MASK bei 48, wobei die Maskenregister 120a-120d einen
Nibble-Wert von hexadezimal A (1010) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit von niedrigem Logikpegel oder Null,
das Maskenregister 1206 empfängt und speichert ein XM1 – Maskenbit
von hohem Logikpegel oder Eins, das Maskenregister 120c empfängt und
speichert ein YM0-Maskenbit von niedrigem Logikpegel oder Null und
das Maskenregister 120d empfängt und speichert ein YM1-Maskenbit
von hohem Logikpegel oder Eins.
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Die
UND-Gatter 122b und 122d empfangen Einsen über die
Maskenbit XM1 und YM1, um das Zeilenadressenbit X1 und das Spaltenadressenbit
Y1 auszumaskieren. Die UND-Gatter 122a und 112c empfangen über die
Maskenbit XM0 und YM0 Nullen, um das Zeilenadressenbit X0 und das
Spaltenadressenbit V0 auszuwählen.
Die gewählten
Bit X0 bei 140 und V0 bei 142 werden über die
EXKLUSIV-ODER-Schaltung 124 kombiniert, um einen hohen
Logikwert in dem Steuersignal DOUT bei 74 bereitzustellen,
wenn nur eines der zwei gewählten
Bit ein hoher Logikwert ist, und einen niedrigen Logikwert in dem
Steuersignal DOUT bei 74, wenn beide der gewählten Bit
ein hoher Logikwert sind oder beide gewählten Bit ein niedriger Logikwert
sind.
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Das
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
durchweg Nullen in den Zeilenschreibdaten XWR0-XWR3 über die
Zeilenschreibdatensignalpfade 76. Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen durchweg
Nullen in den Spaltenschreibdaten YWR0-YWR3 und eine Null von dem
Multiplexer 84 und Zeilenschreibdaten XWR0-XWR3 für jeden
Wert der niedrigst signifikanten zwei Bit (engl.: "least two significanten
bits") der Zeilenadresse
X0 und X1. Außerdem
empfangen die vier EXKLUSIV-ODER-Schaltungen 86a-86d das
Steuersignal DOUT bei 74 und stellen Prüfdaten TDATA bei 52 bereit.
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Wenn
das Steuersignal DOUT bei 74 eine Null ist, sind alle vier
Prüfdatenbit
TD0-TD3 Nullen. Wenn das Steuersignal DOUT bei 74 eine
Eins ist, sind alle vier Prüfdatenbit
TD0-TD3 Einsen. Dadurch wird das Schachbrettmuster bei 144 bereitgestellt, wobei
die Prüfdatenbit
TD0-TD3 durch einen einzelnen Null- oder Eins-Wert repräsentiert
werden.
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7B zeigt
die Funktionsweise des AGDMG 60 mit der Steuerschaltung 70,
die das niedrigstwertige Bit der Spaltenadresse Y0 bei 150 auswählt. Die
Steuerschaltung 70 empfängt
das Maskensignal MASK bei 48, wobei die Maskenregister 120a-120d einen
Nibble-Wert von hexadezimal B (1011) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit von hohem Logikpegel oder Eins, das
Maskenregister 120b empfängt und speichert ein XM1-Maskenbit
von hohem Logikpegel oder Eins, das Maskenregister 120c empfängt und
speichert ein YM0-Maskenbit von niedrigem Logikpegel oder Null und
das Maskenregister 120d empfängt und speichert ein YM1-Maskenbit
von hohem Logikpegel oder Eins.
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Die
UND-Gatter 122a, 122b und 122d empfangen
Einsen über
die Maskenbit XM0, XM1 und YM1, um die Zeilenadressenbit X0 und
X1 und das Spaltenadressenbit Y1 auszumaskieren. Das UND-Gatter 122c empfängt eine
Null über
das Maskenbit YM0, um das Spaltenadressenbit V0 auszuwählen. Das
ausgewählte
Bit V0 bei 150 wird über die
EXKLUSIV-ODER-Schaltung 124 bereitgestellt, um einen hohen
Logikwert in dem Steuersignal DOUT bei 74 zu liefern, wenn
das Bit Y0 bei 150 ein hoher Logikwert ist, und einen niedrigen
Logikwert in dem Steuersignal DOUT bei 74, wenn das Bit
Y0 bei 150 ein niedriger Logikwert ist.
-
Der
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 über Spaltenschreibdatensignalpfade 78 und
durchweg Nullen in Zeilenschreibdaten XWR0-XWR3 über Zeilenschreibdatensignalpfade 76.
Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 und eine Null über den
Multiplexer 84 und Zeilenschreibdaten XWR0-XWR3 für jeden
Wert der niedrigst signifikanten zwei Bit (engl.: "least two significant
bits") der Zeilenadresse
X0 und X1. Außerdem
empfangen die vier EXKLUSIV-ODER-Schaltungen 86a-86d das
Steuersignal DOUT bei 74. Wenn das Steuersignal DOUT bei 74 eine
Null ist, sind alle vier Prüfdatenbit
TD0-TD3 Nullen. Wenn das Steuersignal DOUT bei 74 eine
Eins ist, sind alle vier Prüfdatenbit
TD0-TD3 Einsen. Dadurch wird das Y-Paritätsmuster bei 152 bereitgestellt,
wobei die Prüfdatenbit
TD0-TD3 durch einen einzelnen 0- oder 1-Wert repräsentiert
werden.
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7C zeigt
die Funktionsweise des AGDMG 60 mit der Steuerschaltung 70,
die das niedrigstwertige Bit der Zeilenadresse X0 bei 160 auswählt. Die
Steuerschaltung 70 empfängt
das Maskensignal MASK bei 48, wobei die Maskenregister 120a-120d einen
Nibble-Wert von hexadezimal E (1110) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit von niedrigem Logikpegel oder Null,
das Maskenregister 120b empfängt und speichert ein XM1-Maskenbit
von hohem Logikpegel oder Eins, das Maskenregister 120c empfängt und
speichert ein YM0-Maskenbit von hohem Logikpegel oder Eins und das
Maskenregister 120d empfängt und speichert ein YM1-Maskenbit von
hohem Logikpegel oder Eins.
-
Die
UND-Gatter 122b, 122c und 122d empfangen
Einsen über
die Maskenbit XM1, YM0 und YM1, um das Zeilenadressenbit X1 und die
Spaltenadressenbit V0 und Y1 auszumaskieren. Das UND-Gatter 122a empfängt eine
Null über
das Maskenbit XM0, um das Zeilenadressenbit X0 auszuwählen. Das
gewählte
Bit X0 bei 160 wird über
die EXKLUSIV-ODER-Schaltung 124 bereitgestellt, um einen
hohen Logikwert in dem Steuersignal DOUT bei 74 bereitzustellen,
wenn das Bit X0 bei 160 ein hoher Logikwert ist, und einen
niedrigen Logikwert in dem Steuersignal DOUT bei 74, wenn
das Bit X0 bei 160 ein niedriger Logikwert ist.
-
Der
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten VWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
durchweg Nullen in den Zeilenschreibdaten XWR-XWR3 über die
Zeilenschreibdatensignalpfade 76. Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen durchweg
Nullen in den Spaltenschreibdaten YWR0-YWR3 und eine Null über den
Multiplexer 84 und Zeilenschreibdaten XWR0-XWR3 für jeden
Wert der niedrigst signifikanten zwei Bit der Zeilenadresse X0 und
X1. Außerdem
empfangen die vier EXKLUSIV-ODER-Schaltungen 86a-86d das
Steuersignal DOUT bei 74. Wenn das Steuersignal DOUT bei 74 eine
Null ist, sind alle vier Prüfdatenbit
TD0-TD3 Nullen. Wenn das Steuersignal DOUT bei 74 eine
Eins ist, sind alle vier Prüfdatenbit
TD0-TD3 Einsen. Dadurch wird das X-Paritätsmuster bei 162 bereitgestellt,
wobei die Prüfdatenbit
TD0-TD3 durch einen einzelnen 0- oder 1-Wert repräsentiert
werden.
-
7D zeigt
die Funktionsweise des AGDMG 60 mit der Steuerschaltung 70,
die Zeilenadressenbit bei 170 und Spaltenadressenbit bei 172 ausmaskiert.
Die Steuerschaltung 70 empfängt das Maskensignal MASK bei 48,
wobei die Maskenregister 120a-120d einen Nibble-Wert von
hexadezimal F (1111) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit
von hohem Logikpegel oder Eins, das Maskenregis ter 120b empfängt und
speichert ein XM1-Maskenbit von hohem Logikpegel oder Eins, das
Maskenregister 120c empfängt und speichert ein YM0-Maskenbit
von hohem Logikpegel oder Eins und das Maskenregister 120d empfängt und
speichert ein YM1-Maskenbit von
hohem Logikpegel oder Eins.
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Die
UND-Gatter 122a-122d empfangen Einsen über die
Maskenbit XM0, XM1, YM0 und YM1, um die Zeilenadressenbit X0 und
X1 und die Spaltenadressenbit V0 und V1 auszumaskieren. Da keine der
Zeilenadressenbit bei 170 oder Spaltenadressenbit bei 172 ausgewählt werden,
empfängt
die EXKLUSIV-ODER-Schaltung 124 durchweg Nullen und liefert
einen niedrigen Logikwert in dem Steuersignal DOUT bei 74.
-
Der
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
durchweg Nullen in den Zeilenschreibdaten XWR0-XWR3 über die
Zeilenschreibdatensignalpfade 76. Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen durchweg
Nullen in den Spaltenschreibdaten VWR0-VWR3 und eine Null über den
Multiplexer 84 und Zeilenschreibdaten XWR0-XWR3 für jeden
Wert der niedrigst signifikanten zwei Bit der Zeilenadresse X0 und
X1. Außerdem
empfangen die vier EXKLUSIV-ODER-Schaltungen 86a-86d durchweg
Nullen in dem Steuersignal DOUT bei 74. Somit werden bei 174 durchweg
Nullen bereitgestellt, wobei TD0-TD3 durch einen einzelnen 0-Wert
repräsentiert
werden.
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7E zeigt
die Funktionsweise des AGDMG 60 mit der Steuerschaltung 70,
die die zwei niedrigstwertigen Bit der Zeilenadresse X0 bei 180 und
X1 bei 182 auswählt.
Die Steuerschaltung 70 empfängt das Maskensignal MASK bei 48,
wobei Maskenregister 120a-120d einen Nibble-Wert
von hexadezimal C (1100) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit von niedrigem Logikpegel oder Null,
das Maskenregister 120b empfängt und speichert ein XM1-Maskenbit
von niedrigem Logikpegel oder Null, das Maskenregister 120c empfängt und
speichert ein YM0-Maskenbit von hohem Logikpegel oder eins und das
Maskenregister 120d empfängt und speichert ein YM1-Maskenbit
von hohem Logikpegel oder Eins.
-
Die
UND-Gatter 122c und 122d empfangen Einsen über die
Maskenbit YM0 und YM1, um die Spaltenadressenbit V0 und Y1 auszumaskieren.
Die UND-Gatter 122a und 122b empfangen Nullen über die
Maskenbit XM0 und XM1, um die Zeilenadressenbit X0 und X1 auszuwählen. Die
gewählten
Bit X0 bei 180 und X1 bei 182 werden über die
EXKLUSIV-ODER-Schaltung 124 kombiniert, um einen hohen
Logikwert in dem Steuersignal DOUT bei 74 bereitzustellen,
wenn nur eines der Bit X0 bei 180 und X1 bei 182 ein
hoher Logikwert ist, und einen niedrigen Logikwert in dem Steuersignal
DOUT bei 74, wenn beide der Bit X0 bei 180 und
X1 bei 182 hohe Logikwerte sind oder beide der Bit X0 bei 180 und
X1 bei 182 niedrige Logikwerte sind.
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Der
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
durchweg Nullen in den Zeilenschreibdaten XWR0-XWR3 über die
Zeilenschreibdatensignalpfade 76. Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen durchweg
Nullen in den Spaltenschreibdaten VWR0-YWR3 und eine Null über den
Multiplexer 84 und Zeilenschreibdaten XWR0-XWR3 für jeden
Wert der niedrigst signifikanten zwei Bit der Zeilenadresse X0 und
X1. Außerdem
empfangen die vier EXKLUSIV-ODER-Schaltungen 86a-86d das
Steuersignal DOUT bei 74. Wenn das Steuersignal DOUT bei 74 eine
Null ist, sind alle vier Prüfdatenbit
TD0-TD3 Nullen. Wenn das Steuersignal DOUT bei 74 eine
Eins ist, sind alle vier Prüfdatenbit
TD0-TD3 Einsen. Dadurch wird das Doppelzei len-Balkenmuster bei 184 bereitgestellt,
wobei die Prüfdatenbit
TD0-TD3 durch einen einzelnen 0- oder 1-Wert repräsentiert
werden.
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7F zeigt
die Funktionsweise des AGDMG 60 mit der Steuerschaltung 70,
die die zwei niedrigstwertigen Bit der Spaltenadresse Y0 bei 190 und
Y1 bei 192 auswählt.
Die Steuerschaltung 70 empfängt das Maskensignal MASK bei 48,
wobei die Maskenregister 120a-120d einen Nibble-Wert
von hexadezimal 3 (0011) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit von hohem Logikpegel oder Eins, das
Maskenregister 120b empfängt und speichert ein XM1-Maskenbit von
hohem Logikpegel oder Eins, das Maskenregister 120c empfängt und
speichert ein YM0-Maskenbit von niedrigem Logikpegel oder Null und
das Maskenregister 120d empfängt und speichert ein YM1-Maskenbit
von niedrigem Logikpegel oder Null.
-
Die
UND-Gatter 122a und 122b empfangen Einsen über die
Maskenbit XM0 und XM1, um die Zeilenadressenbit X0 und X1 auszumaskieren.
Die UND-Gatter 122c und 122d empfangen Nullen über die
Maskenbit YM0 und YM1, um die Spaltenadressenbit Y0 und Y1 auszuwählen. Die
gewählten
Bit Y0 bei 190 und Y1 bei 192 werden über die
EXKLUSIV-ODER-Schaltung 124 kombiniert, um einen hohen
Logikwert in dem Steuersignal DOUT bei 74 zu liefern, wenn
nur eines der Bit Y0 bei 190 und Y1 bei 192 ein
hoher Logikwert ist, und einen niedrigen Logikwert in dem Steuersignal
DOUT bei 74, wenn beide der Bit V0 bei 190 und
Y1 bei 192 hohe Logikwerte sind oder beide Bit Y0 bei 190 und
Y1 bei 192 niedrige Logikwerte sind.
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Der
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
durchweg Nullen in den Zeilenschreibdaten XWR0-XWR3 über die Zeilenschreibdatensignalpfade 76.
Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen durchweg
Nullen in den Spaltenschreibdaten YWR0-YWR3 und eine Null über den
Multiplexer 84 und Zeilenschreibdaten XWR0-XWR3 für jeden
Wert der mindesten zwei wertigen Bit der Zeilenadresse X0 und X1.
Außerdem
empfangen die vier EXKLUSIV-ODER-Schaltungen 86a-86d das
Steuersignal DOUT bei 74. Wenn das Steuersignal DOUT bei 74 eine
Null ist, sind alle vier Prüfdatenbit
TD0-TD3 Nullen. Wenn das Steuersignal DOUT bei 74 eine
Eins ist, sind alle vier Prüfdatenbit
TD0-TD3 Einsen. Dadurch wird das Doppelspalten-Balkenmuster bei 194 bereitgestellt,
wobei die Prüfdatenbit
TD0-TD3 durch einen einzelnen 0- oder 1-Wert repräsentiert
werden.
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7G zeigt
die Funktionsweise des AGDMG 60 mit der Steuerschaltung 70,
die das Bit X1 bei 200 der Zeilenadresse und das Bit Y1
bei 202 der Spaltenadresse auswählt. Die Steuerschaltung 70 empfängt das
Maskensignal MASK bei 48, wobei die Maskenregister 120a-120d einen
Nibble-Wert von hexadezimal 5 (0101) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit von hohem Logikpegel oder Eins, das
Maskenregister 120b empfängt und speichert ein XM1-Maskenbit
von niedrigem Logikpegel oder Null, das Maskenregister 120c empfängt und
speichert ein YM0-Maskenbit von hohem Logikpegel oder Eins und das
Maskenregister 120d empfängt und speichert ein YM1-Maskenbit
von niedrigem Logikpegel oder Null.
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Die
UND-Gatter 122a und 122c empfangen Einsen über die
Maskenbit XM0 und YM0, um das Zeilenadressenbit X0 und das Spaltenadressenbit
Y0 auszumaskieren. Die UND-Gatter 122b und 122d empfangen
Nullen über
die Maskenbit XM1 und YM1, um das Zeilenadressenbit X1 und das Spaltenadressenbit
Y1 auszuwählen.
Die gewählten
Bit X1 bei 200 und Y1 bei 202 werden über die
EXKLUSIV-ODER-Schaltung 124 kombiniert, um einen hohen
Logikwert in dem Steuersignal DOUT bei 74 bereitzustellen,
wenn nur eines der Bit X1 bei 200 und Y1 bei 202 ein
hoher Logikwert ist, und einen niedrigen Logikwert in dem Steuersignal
DOUT bei 74, wenn beide Bit X1 bei 200 und Y1
bei 202 hohe Logikwerte sind oder beide Bit X1 bei 200 und
Y1 bei 202 niedrige Logikwerte sind.
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Der
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
durchweg Nullen in den Zeilenschreibdaten XWR0-XWR3 über die
Zeilenschreibdatensignalpfade 76. Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen durchweg
Nullen in den Spaltenschreibdaten YWR0-YWR3 und eine Null über den
Multiplexer 84 und Zeilenschreibdaten XWR0-XWR3 für jeden
Wert der mindesten zwei wertigen Bit der Zeilenadresse X0 und X1.
Außerdem
empfangen die vier EXKLUSIV-ODER-Schaltungen 86a-86d das
Steuersignal DOUT bei 74. Wenn das Steuersignal DOUT bei 74 eine
Null ist, sind alle vier Prüfdatenbit
TD0-TD3 Nullen. Wenn das Steuersignal DOUT bei 74 eine
Eins ist, sind alle vier Prüfdatenbit
TD0-TD3 Einsen. Dadurch wird das Doppel-Schachbrettmuster bei 204 bereitgestellt,
wobei die Prüfdatenbit
TD0-TD3 durch einen einzelnen 0- oder 1-Wert repräsentiert
werden.
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7H zeigt die Funktionsweise des AGDMG 60 mit
der Steuerschaltung 70, die die Bit X0 bei 210 und
X1 bei 212 der Zeilenadresse und die Bit V0 bei 214 und
Y1 bei 216 der Spaltenadresse auswählt. Die Steuerschaltung 70 empfängt das
Maskensignal MASK bei 48, wobei die Maskenregister 120a-120d einen
Nibble-Wert von hexadezimal 0 (0000) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit von niedrigem Logikpegel oder Null,
das Maskenregister 120b emp fängt und speichert ein XM1-Maskenbit
von niedrigem Logikpegel oder Null, das Maskenregister 120c empfängt und
speichert ein YM0-Maskenbit von niedrigem Logikpegel oder Null und
das Maskenregister 120d empfängt und speichert ein YM1-Maskenbit
von niedrigem Logikpegel oder Null.
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Die
UND-Gatter 122a-122d empfangen Nullen über die
Maskenbit XM0, XM1, YM0 und YM1, um die Zeilenadressenbit X0 und
X1 und die Spaltenadressenbit Y0 und Y1 auszuwählen. Die gewählten Bit
X0 bei 210, X1 bei 212, Y0 bei 214 und
Y1 bei 216 werden über
die EXKLUSIV-ODER-Schaltung 124 kombiniert, um einen hohen
Logikwert in dem Steuersignal DOUT bei 74 bereitzustellen,
wenn eine ungerade Anzahl der Bit X0 bei 210, X1 bei 212,
V0 bei 214 und Y1 bei 216 ein hoher Logikwert
sind, und einen niedrigen Logikwert in dem Steuersignal DOUT bei 74,
wenn eine gerade Anzahl der Bit X0 bei 210, X1 bei 212,
Y0 bei 214 und Y1 bei 216 hohe Logikwerte sind
oder wenn alle der Bit X0 bei 210, X1 bei 212,
Y0 bei 214 und Y1 bei 216 niedrige Logikwerte sind.
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Der
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten VWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
durchweg Nullen in den Zeilenschreibdaten XWR0-XWR3 über die
Zeilenschreibdatensignalpfade 76. Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen durchweg
Nullen in den Spaltenschreibdaten VWR0-YWR3 und eine Null über den
Multiplexer 84 und Zeilenschreibdaten XWR0-XWR3 für jeden
Wert der niedrigst signifikanten zwei Bit der Zeilenadresse X0 und
X1. Außerdem
empfangen die vier EXKLUSIV-ODER-Schaltungen 86a-86d das
Steuersignal DOUT bei 74. Wenn das Steuersignal DOUT bei 74 eine
Null ist, sind alle vier Prüfdatenbit
TD0-TD3 Nullen. Wenn das Steuersignal DOUT bei 74 eine
Eins ist, sind alle vier Prüfdatenbit
TD0-TD3 Einsen. Dadurch wird das Doppel- Schachbrettmuster bei 218 bereitgestellt,
wobei die Prüfdatenbit
TD0-TD3 durch einen einzelnen 0- oder 1-Wert repräsentiert
werden.
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7I zeigt
die Funktionsweise des AGDMG 60 mit der Steuerschaltung 70,
die das niedrigstwertige Bit der Zeilenadresse X0 bei 220 und das
niedrigstwertige Bit der Spaltenadresse Y0 bei 222 auswählt. Außerdem empfängt der
DMG 72 ein hexadezimales A (1010) in den Zeilenschreibdaten XWR3-XWR0 über die
Zeilenschreibdatensignalpfade 76.
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Die
Steuerschaltung 70 empfängt
das Maskensignal MASK bei 48, wobei die Maskenregister 120a-120d einen
Nibble-Wert von hexadezimal A (1010) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit von niedrigem Logikpegel oder Null,
das Maskenregister 120b empfängt und speichert ein XM1-Maskenbit
von hohem Logikpegel oder Eins, das Maskenregister 120c empfängt und
speichert ein YM0-Maskenbit von niedrigem Logikpegel oder Null und
das Maskenregister 120d empfängt und speichert ein YM1-Maskenbit
von hohem Logikpegel oder Eins.
-
Die
UND-Gatter 122b und 122d empfangen Einsen über die
Maskenbit XM1 und YM1, um das Zeilenadressenbit X1 und das Spaltenadressenbit
Y1 auszumaskieren. Die UND-Gatter 122a und 122c empfangen
Nullen über
die Maskenbit XM0 und YM0, um das Zeilenadressenbit X0 und das Spaltenadressenbit
V0 auszuwählen.
Die gewählten
Bit X0 bei 220 und Y0 bei 222 werden über die
EXKLUSIV-ODER-Schaltung 124 kombiniert, um einen hohen
Logikwert in dem Steuersignal DOUT bei 74 bereitzustellen,
wenn nur eines der beiden gewählten Bit
ein hoher Logikwert ist, und einen niedrigen Logikwert in dem Steuersignal
DOUT bei 74, wenn beide gewählten Bit ein hoher Logikwert
sind oder beide gewählten
Bit ein niedriger Logikwert sind.
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Der
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
ein hexadezimales A (1010) in den Zeilenschreibdaten XWR3-XWR0 über die
Zeilenschreibdatensignalpfade 76. Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3. Außerdem empfangen
die vier EXKLUSIV-ODER-Schaltungen 86a-86d eine
Null von dem Multiplexer 84 und Zeilenschreibdaten XWR3-XWR0,
wenn die zwei niedrigstwertigen Bit der Zeilenadresse X1 und X0
jeweils 00 oder 10 sind und eine Eins, wenn die zwei niedrigstwertigen Bit
der Zeilenadresse X1 und X0 jeweils 01 oder 11 sind. Außerdem empfangen
die vier EXKLUSIV-ODER-Schaltungen 86a-86d das
Steuersignal DOUT bei 74, wodurch sich das Spaltenbalkenmuster
bei 224 ergibt, wobei die Prüfdatenbit TD0-TD3 durch einen
einzelnen 0- oder 1-Wert repräsentiert werden.
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7J zeigt
die Funktionsweise des AGDMG 60 mit der Steuerschaltung 70,
die das niedrigstwertige Bit der Zeilenadresse X0 bei 230 auswählt. Außerdem empfängt der
DMG 72 ein hexadezimales A (1010) in den Zeilenschreibdaten XWR3-XWR0 über die
Zeilenschreibdatensignalpfade 76.
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Die
Steuerschaltung 70 empfängt
das Maskensignal MASK bei 48, wobei die Maskenregister 120a-120d einen
Nibble-Wert von hexadezimal E (1110) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit von niedrigem Logikpegel oder Null,
das Maskenregister 120b empfängt und speichert ein XM1-Maskenbit
von hohem Logikpegel oder Eins, das Maskenregister 120c empfängt und
speichert ein YM0-Maskenbit von hohem Logikpegel oder Eins und das
Maskenregister 120d emp fängt und speichert ein YM1-Maskenbit von
hohem Logikpegel oder Eins.
-
Die
UND-Gatter 122b, 122c und 122d empfangen
Einsen über
die Maskenbit XM1, YM0 und YM1, um das Zeilenadressenbit X1 und
die Spaltenadressenbit V0 und Y1 auszumaskieren. Das UND-Gatter 122a empfängt eine
Null über
das Maskenbit XM0, um das Zeilenadressenbit X0 auszuwählen. Das
gewählte
Bit X0 bei 230 wird von der EXKLUSIV-ODER-Schaltung 124 empfangen,
die einen hohen Logikwert in dem Steuersignal DOUT bei 74 bereitstellt,
wenn das Bit X0 bei 230 ein hoher Logikwert ist, und einen
niedrigen Logikwert in dem Steuersignal DOUT bei 74, wenn
das Bit X0 bei 230 ein niedriger Logikwert ist.
-
Der
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
ein hexadezimales A (1010) in den Zeilenschreibdaten XWR3-XWR0 über die
Zeilenschreibdatensignalpfade 76. Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen
durchweg Nullen in den Spaltenschreibdaten VWR0-VWR3. Außerdem empfangen
die vier EXKLUSIV-ODER-Schaltungen 86a-86d eine
Null von dem Multiplexer 84 und Zeilenschreibdaten XWR3-XWR0,
wenn die zwei niedrigstwertigen Bit der Zeilenadresse X1 und X0
jeweils 00 oder 10 sind, und eine Eins, wenn die zwei niedrigstwertigen Bit
der Zeilenadresse X1 und X0 jeweils 01 oder 11 sind. Außerdem empfangen
die vier EXKLUSIV-ODER-Schaltungen 86a-86d das
Steuersignal DOUT bei 74. Dies führt zu durchweg Nullen bei 232, wobei
die Prüfdatenbit
TD0-TD3 durch einen einzelnen 0-Wert repräsentiert werden.
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7K zeigt
die Funktionsweise des AGDMG 60 mit der Steuerschaltung 70,
die Zeilenadressenbit bei 240 und Spaltenadressenbit bei 242 ausmaskiert.
Außerdem
empfängt
der DMG 72 ein hexadezimales A (1010) in den Zeilenschreibdaten XWR3-XWR0 über die
Zeilenschreibdatensignalpfade 76.
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Die
Steuerschaltung 70 empfängt
das Maskensignal MASK bei 48, wobei die Maskenregister 120a-120d einen
Nibble-Wert von hexadezimal F (1111) empfangen. Das Maskenregister 120a empfängt und
speichert ein XM0-Maskenbit von hohem Logikpegel oder Eins, das
Maskenregister 120b empfängt und speichert ein XM1-Maskenbit
von hohem Logikpegel oder Eins, das Maskenregister 120c empfängt und
speichert ein YM0-Maskenbit von hohem Logikpegel oder Eins und das
Maskenregister 120d empfängt und speichert ein VM1-Maskenbit von
hohem Logikpegel oder Eins.
-
Die
UND-Gatter 122a-122d empfangen Einsen über die
Maskenbit XM0, XM1, YM0 und YM1, um das Zeilenadressenbit X0 und
X1 und Spaltenadressenbit Y0 und Y1 auszumaskieren. Da keine der Zeilenadressenbit 240 oder
Spaltenadressenbit bei 242 ausgewählt werden, empfängt die
EXKLUSIV-ODER-Schaltung 124 durchweg Nullen und liefert
einen niedrigen Logikwert in dem Steuersignal DOUT bei 74.
-
Der
DMG 72 empfängt
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 über die Spaltenschreibdatensignalpfade 78 und
ein hexadezimales A (1010) in den Zeilenschreibdaten XWR3-XWR0 über die
Zeilenschreibdatensignalpfade 76. Die vier EXKLUSIV-ODER-Schaltungen 86a-86d empfangen
durchweg Nullen in den Spaltenschreibdaten YWR0-YWR3 und Nullen
in dem Steuersignal DOUT bei 74. Außerdem empfangen die vier EXKLUSIV-ODER-Schaltungen 86a-86d eine
Null von dem Multiplexer 84 und Zeilenschreibdaten XWR3-XWR0,
wenn die zwei niedrigstwertigen Bit der Zeilenadresse X1 und X0
jeweils 00 oder 10 sind, und eine Eins, wenn die zwei niedrigstwertigen Bit
der Zeilenad resse X1 und X0 jeweils 01 oder 11 sind, wodurch sich
das Zeilenbalkenmuster bei 244 ergibt, wobei die Prüfdatenbit
TD0-TD3 durch einen einzelnen 0-Wert oder 1-Wert repräsentiert
werden.
-
Obwohl
hier spezifische Ausführungsformen dargestellt
und beschrieben wurden, ist für
Durchschnittsfachleute erkennbar, dass eine Vielfalt alternativer
und/oder äquivalenter
Implementierungen die spezifischen gezeigten und beschriebenen Ausführungsformen
ersetzen können,
ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die
vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der
hier besprochenen spezifischen Ausführungsformen abdecken. Deshalb
ist es beabsichtigt, dass die vorliegende Erfindung nur durch die
Ansprüche
und ihre Äquivalente
beschränkt
wird.