DE69127036T2

DE69127036T2 - Halbleiter mit verbessertem Prüfmodus

Info

Publication number: DE69127036T2
Application number: DE69127036T
Authority: DE
Inventors: Thomas Allyn Coker; David Charles Mcclure
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1990-07-13
Filing date: 1991-05-31
Publication date: 1998-01-22
Anticipated expiration: 2011-06-01
Also published as: US5311473A; EP0472266B1; DE69127036D1; EP0472266A3; KR920003322A; US5265100A; EP0472266A2; JPH04229500A

Description

Diese Erfindung liegt auf dem Bereich der Halbleiterspeicher und ist insbesondere auf spezielle Testmodes für solche Speicher gerichtet.
Bei modernen Speichern mit hoher Dichte, wie etwa Speichern mit wahlfreiem Zugriff, die 20²&sup0; Bits (1 Megabit) oder mehr haben, stellen die Zeit und die Anlagen, die erforderlich sind, um die Funktionsfähigkeit und die zeitliche Abstimmung bzw. die Taktung sämtlicher Bits in dem Speicher zu prüfen, einen wesentlichen Teil der Herstellungskosten dar. Da folglich die für ein derartiges Prüfen erforderliche Zeit anwächst, wachsen auch die Herstellungskosten an. Wenn ähnlich die für das Testen des Speichers erforderliche Zeit verringert werden kann, verringern sich die Herstellungskosten der Speicher in ähnlicher Weise. Da die Herstellung der Speichereinrichtungen im allgemeinen in einem großen Ausmaß vorgenommen wird, kännen die Einsparungen von selbst einigen wenigen Sekunden pro Einrichtung zu einer wesentlichen Kostenverringerung und einer Kapitalvermeidung führen, wobei das große Ausmaß an hergestellten Speichereinrichtungen in Betracht zu ziehen ist.
Speicher mit wahlfreiem Zugriff (RAMs) sind insbesondere dem ausgesetzt, daß sie wesentliche Prüfkosten haben, nicht nur wegen der Notwendigkeit, sowohl Daten in jedes der Bits in dem Speicher hineinzuschreiben und daraus Daten zu lesen, sondern auch, weil RAMs häufig Fehlern aufgrund der Strukturempfindlichkeit unterworfen sind. Die Strukturempf indlichkeitsfehler tauchen auf, weil die Fähigkeit eines Bits, seinen gespeicherten Datenzustand zurückzubehalten, von den Datenzuständen in den Bits und den Operationen in diesen abhängen, die physikalisch zu einem bestimmten Bit, das getestet wird, benachbart sind. Dies bewirkt, daß die Prüfzeit für RAMs nicht nur linear von der Dichte (d.h. der Anzahl von für die Speicherung verfügbaren Bits) abhängt, sondern für einige Strukturempfindlichkeitstests von dem Quadrat (oder der Potenz 3/2) der Anzahl von Bits. Offensichtlich vergrößert sich die für das Testen jedes Bits von jeder Einrichtung mit einer schnellen Geschwindigkeit bei der Produktion, wenn die Dichte der RAM- Einrichtungen anwächst (allgemein um einen Faktor 4 von Generation zu Generation).
Es sollte bemerkt werden, daß viele andere integrierte Schaltungseinrichtungen neben Speicherchips selbst Speicher auf dem Chip verwenden. Beispiele derartiger integrierter Schaltungen enthalten viele moderne Mikroprozessoren und Mikrocomputer, wie auch Kundeneinrichtungen, wie etwa Gateanordnungen, die in sich Speicher eingebettet haben. Ähnlichen Kostendrücken steht man bei der Herstellung dieser Produkte genauso gegenüber, einschließlich der Zeit und der Anlagen, die zum Testen der Speicherabschnitte erforderlich sind.
Eine Lösung, die in der Vergangenheit verwendet worden ist, um die Zeit und die Anlagen zu verringern, die zum Prüfen der Halbleiterspeicher, wie etwa RAMs, erforderlich sind, ist die Verwendung von speziellen "Prüfmodes", wo der Speicher in einen speziellen Betrieb eintritt, der sich von seinem normalen Betrieb unterscheidet. Bei solchen Testmodes kann der Betrieb des Speichers von dem normalen Betrieb vollkommen unterschiedlich sein, da der Betrieb der internen Prüfung vorgenommen werden kann, ohne den Beschränkungen des normalen Betriebs zu unterliegen.
Ein Beispiel eines speziellen Testmodes ist ein interner "Paralleltestmode" oder Multibittestmode. Herkömmliche Paralleltestmodes ermöglichen den Zugriff auf mehr als einen Speicherplatz in einem einzigen Zyklus, wobei allgemeine bzw. gemeinsame Daten in die mehreren Plätze gleichzeitig geschrieben und daraus gelesen werden. Für Speicher, die mehrere Eingangs-/Ausgangsanschlüsse haben, würde auf mehrere Bits in einem derartigen Mode für jeden der Eingangs-/Ausgangsanschlüsse zugegriffen werden, um den Paralleltestbetrieb zu erzielen. Dieser Paralleltestmode ist natürlich nicht im normalen Betrieb verfügbar, da der Benutzer dazu in der Lage sein muß, unabhängig auf jedes Bit zuzugreifen, um die volle Kapazität des Speichers zu nutzen. Ein solches paralleles Testen wird bevorzugt auf eine Weise vorgenommen, so daß die mehreren Bits, auf die in jedem Zyklus zugegriffen wird, voneinander physikalisch getrennt sind, so daß es eine geringe Wahrscheinlichkeit für eine Strukturempfindlichkeitswechselwirkung unter den gleichzeitig zugegriffenen Bits gibt. Eine Beschreibung eines solchen parallelen Testens kann in dem Artikel von McAdams et al., "A 1-Mbit CMOS Dynamic RAM With Design-For- Test Functions", IEEE Journal of Solid-State Circuits, Band SC-21, Nr. 5 (Oktober 1986), Seiten 635-642, aufgefunden werden.
Wie in diesem Artikel beschrieben, können herkömmliche Paralleltestoperationen auf eine von zwei Arten durchgeführt werden. Ein erstes dieser Verfahren vergleicht lediglich den von jedem der mehreren gleichzeitig zugegriffenen Bits gelesenen Datenzustand miteinander. Falls sämtliche der gleichzeitig zugegriffenen Bits die gleichen Daten haben, geht der Testbetrieb durch. Die Genauigkeit dieses Tests gründet auf der Annahme, daß nicht sämtliche der Bits auf die gleiche Weise zu der gleichen Zeit fehlerhaft wären. Während eine derartige Annahme nicht immer zutreffen kann, wie etwa in dem Fall, in dem die Datenpfadschaltung fehlerhaft ist, kann dieses Paralleltestverfahren relativ leicht realisiert werden und die Prüfung der gemeinsamen Schaltung, wie etwa des Datenpfades, kann getrennt durchgeführt werden, so daß die Genauigkeit der Gesamtprüfabfolge sehr hoch ist.
Das zweite Verfahren zum parallelen Prüfen, auf das allgemein als "Paralleltest erwarteter Daten" Bezug genommen wird, wird durch Vergleichen der durch die zugegriffenen Bits präsentierten Daten einander gegenüber durchgeführt und auch gegenüber den Inhalten eines Registers auf dem Chip, um nicht nur festzulegen, daß die gleichen Daten von sämtlichen zugegriffenen Bits gelesen wurden, sondern auch, daß der gelesene Datenzustand der richtige Datenzustand war. Ein derartiger Paralleltest stellt eine verbesserte Genauigkeit seines Ergebnisses aufgrund des zusätzlichen Vergleichs auf Kosten einer vergrößerten Schaltung auf dem Chip bereit, die für ihre Realisierung notwendigerweise verwirklicht ist.
Für jeden Fall müssen die Ergebnisse des Vergleichs auf dem Chip aus dem Chip übertragen werden, z.B. zu einer automatisierten Testanlage, die den Chip prüft. In dem oben zitierten Artikel von McAdams et al. werden in dem nicht erwarteten Datenmode die Ausgänge für einen abgelegten Paralleltest auf einen hohen logischen Pegel und für einen gescheiterten Paralleltest auf einen niedrigen logischen Pegel getrieben. Demgemäß wird der tatsächliche Datenzustand der Speicherzellen an den Ausgangsanschlüssen in einem derartigen Paralleltest nicht ausgegeben. Bei dieser Realisierung würde, falls aus irgendeinem Grund sämtliche der geprüften Plätze den gleichen Datenzustand haben und fall dieser Datenzustand der zutreffende wäre, der Speicher einen hohen logischen Pegel an den Ausgang übertragen, wobei angezeigt wird, daß der Test bestanden worden ist.
In dem erwarteten Datentest gibt die Realisation, die in dem Artikel von McAdams et al. offenbart ist, den Ausgang frei, um für bestandene Plätze zu den erwarteten Daten zu passen und um das Komplement der erwarteten Daten für durchgefallene Plätze vorzuweisen. Jedoch erfordert dies, daß die automatisierte Testanlage oder das Endsystem, wie es der Fall sein kann, dazu in der Lage ist, die erwarteten Daten selbst zu speichern und sie mit den an den Ausgangsanschlüssen der Speichereinrichtung empfangenen Daten zu vergleichen. Dies fügt folglich eine Komplexität zu der Prüfhardware hinzu, die für den Paralleltest in dem Mode mit erwarteten Daten erforderlich ist. Alternativ kann, wie es in den US-Patenten Nr. 4,654,849 und 4,860,259 beschrieben ist, in dem erwarteten Datenmade ein Komparator an dem Ausgangsanschluß einen ersten logischen Pegel für ein Bestehen und einen zweiten logischen Pegel für ein Durchfallen ähnlich wie bei dem Mode bzw. Modus mit den nicht erwarteten Daten, der oben beschrieben worden ist, anlegen, wobei jedoch natürlich der tatsächliche Datenzustand, der durch die Speicherzellen gespeichert ist, in einem derartigen Fall nicht an den Ausgang angelegt werden würde.
Eine andere Technik, um das Ergebnis des Vergleichs des Paralleltestmodes zu übermitteln, ist es, einen zweckorientierten Anschluß zu verwenden (z.B. einen Baugruppenstift oder einen Verbindungskontaktflecken, wie es der Fall sein kann), um das Ergebnis des Paralleltestvergleichs auf dem Chip zu übermitteln. Diese Technik ist insbesondere während Funktionsüberwachungstests des Speichers nützlich, da auf einen zweckgerichteten Anschluß zugegriffen werden kann, wenn der Chip immer noch in der Scheibengestalt bzw. Wafergestalt ist, bevor er eingekapselt oder auf andere Weise in eine Baugruppe bzw. ein Gehäuse eingesetzt wird. Jedoch tritt eine signifikante Prüfzeit auch nach dem Anordnen in einem Gehäuse auf, während dem das Paralleltestmerkmal ebenfalls nützlich ist. Um einen zweckgerichteten Testergebnisanschluß für einen Gehäuse- bzw. Baugruppentest zu verwenden, ist es deshalb nötig, daß die Baugruppe einen Stift oder einen anderen externen Anschluß für diese Funktion hat. Aufgrund des Wunsches des Systemkonstrukteurs, daß das Schaltungsgehäuse so klein wie möglich mit so wenig Anschlüssen wie möglich sein sollte, ist die Verwendung eines zweckgerichteten Stiftes für die Übermittlung eines Testergebnisses deshalb unerwünscht.
Eine andere bekannte Technik zur Übermittlung des Ergebnisses des Paralleltests auf dem Chip verwendet einen vorhandenen Anschluß, der während des normalen Betriebs eine Funktion hat, um einen Datenzustand, der den Ergebnissen des Tests entspricht. Der verwendete Anschluß ist häufig ein Adreßanschluß, da einer oder mehrere der Adreßbits "unbeachtlich" bei dem Paralleltestmode sind. Die Ergebnisse des Tests werden an diesen Anschluß übermittelt, z.B. indem der Anschluß auf "1" gesetzt wird, falls sämtliche der zugegriffenen Bits die gleichen Daten bzw. das gleiche Datum vorgaben (und, falls angemessen, zu den erwarteten Daten paßten) und eine "0" falls einer oder mehrere der zugegriffenen Bits einen Datenzustand hatten, der sich von den anderen unterscheidet. Jedoch erfordert eine derartige Anordnung, daß die Chipkonstruktion eine duale Funktion für einen Anschluß einbezieht, wobei die Schaltungskomplexität, die Chipgröße und vielleicht aufgrund zusätzlicher Belastung eine nachteilige Beeinträchtigung der Einrichtungsfunktion hinzugefügt werden.
Eine andere bekannte Technik, um das Ergebnis des Paralleltestes zu übermitteln, erzeugt einen Zustand mit hoher Impedanz an dem Ausgangsanschluß, wenn der Vergleich falsch ist. Eine derartige Technik wird in Shimada et al., "A 46-ns 1-Mbit CMOS SRAM", IEEE Journal of Solid-State Circuits, Band 23, Nr. 1, (Februar 1988), Seiten 53-58, beschrieben. Bei dieser Technik, die bei einem RAM mit mehreren Ausgängen eingesetzt wird (wie etwa bei einem mal bzw. "by" vier oder einem mal bzw. "by" acht RAM), wo der Paralleltest durch gleichzeitiges Zugreifen auf mehrere Bits für jeden Ausgang realisiert wird, wird der Ausgangsanschluß, für den der Vergleich falsch ist, in einen Zustand hoher Impedanz versetzt.
Wie in diesem Artikel in bezug auf Fig. 5 beschrieben, wird der Paralleltest in dieser Einrichtung durch den gleichzeitigen Zugriff von vier der Anordnungsblocks realisiert. Der Vergleich der von den vier zugegriffenen Bits gewonnenen Daten wird durch Zuteilungspuffer realisiert, die die Leitungen BUS und BUS_ in der verdrahteten ANDbzw. UND-Weise betreiben. Wie auf Seite 55 bemerkt, werden, da die p-Kanal-Anlauftransistoren in den Zuteilungspuffern klein sind, falls irgendwelche der vier ausgewählten Zellen fehlerhaft sind (z.B. "0" anstelle von "1" haben), beide der Leitungen BUS und BUS_ auf einem niedrigen logischen Pegel sein. Durch den Betrieb der NAND-Gatter, die in einem derartigen Fall einen "1"-Eingang für beide der NORs bereitstellen werden, die die Anlauf- und Ausschalttransistoren der Ausgangspuffer betreiben, wird ein derartiger Fehler an dem Ausgang der Einrichtung einen Zustand mit hoher Impedanz verursachen.
Wie es aus diesem Aufbau ersichtlich ist, ist es jedoch klar, daß die Zuteilungspuffer in Serie in dem Datenpfad zwischen den Leseverstärkern und dem Datenausgangsanschluß sowohl für die Normal- als auch die Paralleltestmodes angeschlossen sind. Folglich wird die Fortbewegungsverzögerung, die durch die Zuteilungspuffer erfordert wird, während des Normalbetriebs zu erkennen sein, so daß eine Zugriffszeitstrafe gezahlt wird, um den Paralleltestvergleich zu realisieren. Diese Strafe wird durch die Konstruktion der Zuteilungspuffer in einer solchen Weise verschlechtert, daß die Anlauftransistoren mit p-Kanal ausreichend klein sind, so daß ein einziger Ausschalttransistor mit n-Kanal (in dem Beispiel eines Testfehlers aufgrund des Lesens einer "0" anstelle einer "1") die Leitung BUS oder BUS_ herunterfahren kann, die durch die anderen drei p-Kanal-Transistoren hochgefahren worden ist. Die geringe Größe wird für die Anlaufeinrichtungen natürlich zu einer langsamen Übergangszeit für eine Leitung BUS oder BUS führen, die von einem niedrigen zu einem hohen logischen Pegel für eine Leseoperation Übergeht.
Das hier oben in bezug auf den kleinen Anlauftransistor mit p-Kanal beschriebene Problem wird noch verschlechtert werden, falls der Paralleltestaufbau von einem Vierertest bzw. "by-four-Test" zu einem Achtertest bzw. "by- eight-Test" oder einem breiteren Paralleltestbetrieb übergeht. Dies geschieht, weil ein einziger n-Kanal-Transistor dazu in der Lage sein muß, einen Knoten herunterzufahren, der durch sieben oder fünfzehn Anlauftransistoren mit p- Kanal in dem Fall eines Fünf zehnertests hochgefahren worden ist. Demgemäß wird das in der Veröffentlichung von Shimada et al. beschriebene Schema weniger brauchbar für breitere Paralleltestoperationen werden. Natürlich wird es wünschenswert werden, noch mehr Bits parallel zu testen, wenn Speicher größer und größer werden.
Es ist deshalb eine Aufgabe dieser Erfindung, eine Schaltung zur Übermittlung des Ergebnisses eines Paralleltestbetriebes an vorhandenen Ausgangsanschlüssen der Einrichtung zur Verfügung zu stellen, wo jedoch der Datenzustand eines bestandenen Tests an den Ausgangsanschlüssen erscheint.
Es ist eine weitere Aufgabe dieser Erfindung, dieses Ergebnis über einen Zustand mit hoher Impedanz an dem Ausgangsanschluß zu übermitteln.
Es ist eine weitere Aufgabe dieser Erfindung, eine derartige Schaltung in einer solchen Weise bereitzustellen, daß die Zugriffszeit der Einrichtung im Normalbetrieb nicht wesentlich durch die Realisierung der Schaltung beeinträchtigt wird.
Es ist eine weitere Aufgabe dieser Erfindung eine derartige Schaltung bereitzustellen, die an gesteigert breitere Paralleltestschemata angemessen werden kann, ohne die normalen Betriebscharakteristiken der Einrichtung wesentlich zu beeinflussen.
Es ist eine weitere Aufgabe dieser Erfindung, eine derartige Schaltung bereitzustellen, die im Testmode die tatsächlich gespeicherten Daten in dem Fall eines Bestehens des Tests anlegen wird.
Es ist eine weitere Aufgabe dieser Erfindung, eine derartige Schaltung bereitzustellen, die den Paralleltestvergleich durchführen kann, ohne die Verwendung von Komplementärdatenleitungen zu erfordern, die ein Differentialsignal tragen.
Es ist eine weitere Aufgabe dieser Erfindung, eine derartige Schaltung bereitzustellen, die nicht nur in integrierten Speicherschaltungen für parallele Tests, sondern auch für Testmodes auf integrierten Schaltungen verwendet werden kann, die darin eingebettete Speicher enthalten.
Andere Aufgaben und Vorteile dieser Erfindung werden für die Fachleute im Stand der Technik ersichtlich, die auf diese Beschreibung zusammen mit den Darstellungen Bezug nehmen.
Es wird auf die IEEE Journal of Solid-State circuits, Band 24, Nr. 1, Februar 1989, New York, USA, Seiten 43-49, NISHIMURA et al.: "A Redundancy Test-Time Reduction Technique in 1-Mbit DRAM with a Multibit Test Mode", Bezug genommen, bei der ein Paralleltest durch das gleichzeitige Zugreifen auf vier Bits eines 1-Mbit DRAM erzielt wird. Die vier Bits bilden gleichzeitig Eingänge zu einem NAND-Gatter mit vier Eingängen und einem NOR-Gatter mit vier Eingängen. Falls sämtliche der zugegriffenen Bits in einem hohen Zustand sind, dann gibt das NAND-Gatter einen Ausgangspuffer frei, um einen hohen Zustand einzustellen, falls sämtliche der zugegriffenen Bits in einem niedrigen Zustand sind, dann gibt das NOR-Gatter den Ausgangspuffer frei, um einen niedrigen Zustand einzustellen, und falls die zugegriffenen Bits nicht allesamt die gleichen Werte haben, dann legt der Ausgangspuffer eine hohe Impedanz an seinen Ausgang an.
Gemäß einem Gesichtspunkt der vorliegenden Erfindung wird eine integrierte Schaltung zur Verfügung gestellt, die aufweist, eine Anordnung von Speicherzellen, mehrere lokale Datenbusse, Mittel, um in einem Testmode auf mehrere der Speicherzellen zuzugreifen, um mit den mehreren der lokalen Datenbusse zu kommunizieren, einen Ausgangsanschluß, einen Ausgangspuffer, der einen Dateneingang und einen Freigabeeingang hat und der mit seinem Ausgang an den Ausgangsanschluß angeschlossen ist, einen Datenbus, der an einen der mehreren der lokalen Datenbusse angekoppelt ist, um seinen Datenzustand zu dem Dateneingang des Ausgangspuffers zu kommunizieren bzw. zu übertragen, und eine Komparatorschaltung, die Eingänge hat, die an die mehreren der lokalen Datenbusse angeschlossen sind, um die Datenzustände an den lokalen Datenbussen miteinander zu vergleichen, wobei in Reaktion auf die Inhalte der lokalen Datenbusse, die durch die Komparatorschaltung verglichen werden und nicht zueinander passen, der Ausgangspuffer gesperrt wird, dadurch gekennzeichnet, daß der Datenbus und die Komparatorschaltung an die mehreren der lokalen Datenbusse parallel angeschlossen werden, und daß die Komparatorschaltung einen Ausgang hat, der an den Freigabeeingang des Ausgangspuffers angeschlossen ist, um den Ausgangspuffer zu sperren.
Gemäß einem anderen Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zum parallelen Testen bzw. Prüfen mehrerer Speicherplätze in einer integrierten Schaltung zur Verfügung gestellt, das aufweist, daß mehrere Speicherplätze ausgewählt werden, wobei die Inhalte der ausgewählten Speicherplätze verglichen werden und ein Ausgangspuffer der integrierten Schaltung gesperrt wird, falls die verglichenen Inhalte der mehreren Speicherplätze nicht allesamt zueinander passen, dadurch gekennzeichnet, daß das Verfahren ferner den Schritt aufweist, daß die Inhalte eines ausgewählten Speicherplatzes zu einem Dateneingang des Ausgangspuffers parallel zu dem Vergleichsschritt übertragen werden.
Die Erfindung kann in eine integrierte Speicherschaltung einbezogen werden, die einen Paralleltestmode hat, der die Daten von mehreren gleichzeitig adressierten Plätzen zueinander und möglicherweise zu einem erwarteten Datenwert passend macht bzw. darauf abstimmt. Die Erfindung kann in einen derartigen Speicher durch eine Vergleichsschaltung einbezogen werden, die parallel mit dem Datenausgangspfad angeschlossen ist. Die Vergleichsschaltung vergleicht die gleichzeitig gelesenen Daten von einer Anzahl von Speicherplätzen miteinander. Auf der Grundlage der Ergebnisse dieses Vergleichs wird in dem Fall eines fehlgehenden Vergleichs (d.h. nicht sämtliche der abgetasteten Datenzustände sind gleich) ein Signal erzeugt, das einen Ausgangsanschluß in einen Zustand mit hoher Impedanz versetzt. Da der Logikpfad für den Vergleich der mehreren Datenworte parallel zu dem Pfad für den Ausgang der Daten von dem Speicher ist, wird die Zugriffszeit des Speichers im normalen Betrieb durch die Gegenwart der Vergleichsschaltung nicht kompromittiert. Die Erfindung kann in einem Breitwortspeicher realisiert werden, wo ein paralleler Test an mehreren Datenworten zu einer Zeit vorgenommen wird, wobei mehrere Tests miteinander für jede Position in dem Wort verglichen werden.
Eine Ausführungsform der Erfindung wird nur beispielhaft und unter Bezugnahme auf die begleitenden Darstellungen beschrieben, in denen:
Fig. 1 eine Darstellung der Elektrik einer Speichereinrichtung in Blockform ist, die die bevorzugte Ausführungsform der Erfindung enthält.
Fig. 2 eine Darstellung der Elektrik in Blockform des Datenausgangspfades ist, die die Paralleltestschaltung gemäß der bevorzugten Ausführungsform der Erfindung enthält.
Fig. 3 eine Darstellung der Elektrik in Blockform der Paralleltestschaltung nach Fig. 2 ist.
Fig. 4 eine Darstellung der Elektrik in einer schematischen Form eines Komparators in der Darstellung nach Fig. 2 ist.
Fig. 5 ein Diagramm der Elektrik eines Komparators einer späteren Stufe in der Darstellung nach Fig. 2 in schematischer Form ist.
Fig. 6a und 6b Zeitdiagramme sind, die den Betrieb der bevorzugten Ausführungsform der Erfindung sowohl für den Zustand des Durchfallens als auch für das Bestehen darstellen.
Nun, bezugnehmend auf Fig. 1, wird hier eine Blockdarstellung einer integrierten Speicherschaltung 1 erörtert, die die bevorzugte Ausführungsform der Erfindung, die hier beschrieben wird, beinhaltet. Der Speicher 1 ist eine integrierte Speicherschaltung, z.B. ein statischer Speicher mit wahifreiem Zugriff (SRAM), der 2²&sup0; oder 1.048.576 Speicherplätze oder Bits hat. Der Speicher 1 ist in diesem Beispiel ein Breitwortspeicher, der als 2¹&sup7; oder 128k adressierbarer Plätze von jeweils acht Bits organisiert ist. Zum Beispiel können demgemäß bei einer Leseoperation bei dem Zugriff auf einen der Speicherplätze acht Datenbits an den acht Eingangs-/Ausgangsanschlüssen DQ0 bis DQ7 erscheinen. Der Speicher 1 enthält in diesem Beispiel eine Anordnung 10, die 1024 Reihen von 1024 Spalten hat, wobei bei jedem normalen Speicherbetrieb auf acht Spalten zugegriffen wird.
Bei diesem Beispiel des Speichers 1 wird die Speicheranordnung 10 in acht Subanordnungen 12&sub0; bis 12&sub7; unterteilt, wobei jede von diesen 1024 Reihen und 128 Spalten hat. Zu Zwecken der Verringerung der verbrauchten Leistung während des aktiven Betriebs wird bei dieser Ausführungsform nur eine der Subanordnungen 12 während jedes aktiven Zyklusses erregt, wobei die Auswahl der Subanordnung 12, die zu erregen ist, durch die gewünschte Speicheradresse bestimmt wird (d.h. drei Bits der Spaltenadresse). Wie demgemäß im folgenden weiter beschrieben wird, werden während eines normalen Speicherbetriebs, wie etwa einem Lesen sämtlicher acht Bits des zugegriffenen Speicherplatzes, in der gleichen Subanordnung 12 lokalisiert sein.
Der Speicher 1 enthält 17 Adreßanschlüsse A0 bis A16, um die siebzehn Adreßbits zu empfangen, die erforderlich sind, um eine einzige Speicheradresse zu spezifizieren. In der herkömmlichen Weise werden zehn dieser Adreßanschlüsse (A7 bis A16) durch den Zeilen- bzw. Reihendecoder 14 empfangen, um die eine der 1024 Reihen bzw. Zeilen in der Anordnung 10, die durch den Zeilendecoder 14 über den Bus 15 zu erregen ist, auszuwählen.
Auch werden die verbleibenden sieben Adreßanschlüsse (A0 bis A6) auf die herkömmliche Weise durch die Eingangs/Ausgangsschaltung und den Spaltendecoder 16 empfangen, um eine der Subanordnungen 12 über die Steuerleitungen 17 auszuwählen und um die gewünschten Spalten darin gemäß dem Spaltenadreßwert auszuwählen. Wie es in dem Stand der Technik üblich ist, werden die an Adreßanschlüssen empfangenen Signale im allgemeinen gepuffert, bevor sie durch die Decoder empfangen werden, wobei ein solches Puffern in Fig. 1 zu Zwecken der Klarheit nicht gezeigt ist. Wie oben bemerkt, erregt der Speicher 1 gemäß dieser Ausführungsform zu Zwecken der Verringerung des Leistungsverbrauchs bzw. Energieverbrauchs nur eine der Subanordnungen 12, die gemäß den drei signifikantesten Spaltenadreßbits ausgewählt ist. Bei dieser Ausführungsform sind Wiederholungseinrichtungen (nicht gezeigt) zwischen den Subanordnungen 12 vorhanden, um den Einsatz der erregten Wortleitung innerhalb der Subanordnung 12 zu steuern. Auf diese Weise steuert die Spaltenadresse (insbesondere die drei signifikantesten Bits) den Einsatz der Wortleitung, so daß nur der Abschnitt der Wortleitung in der ausgewählten Subanordnung 12 während des Speicherbetriebszyklusses erregt wird. Der Spaltendecoder 16 wählt auch acht der 256 Spalten in der ausgewählten Subanordnung 12 gemäß dem Wert der verbleibenden Bits der Spaltenadresse aus. Bei dieser Ausführungsform werden auch zu Zwecken der Verringerung des aktiven Leistungsverbrauchs nur jene Leseverstärker (nicht gezeigt) in der ausgewählten Subanordnung 12 erregt, die mit den gewünschten Speicherbits verbunden sind. Die Leseverstärker, die so durch den Spaltendecoder 16 ausgewählt sind, stehen dann in Verbindung mit der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16 über lokale Datenleitungen 18, über die das Lesen von Daten aus den acht ausgewählten Speicherzellen in der Anordnung 10 oder das Schreiben von Daten in diese in der herkömmlichen Weise vorgenommen werden kann.
Natürlich können viele alternative Organisationen des Speichers 1 in Verbindung mit der hierin beschriebenen Erfindung verwendet werden. Beispiele derartiger Organisationen würden einen Speicher-mal-1-Speicher enthalten, wo ein einziges Bit im normalen Betrieb eingegeben oder ausgegeben wird. Zusätzlich können Breitwortspeicher, wo jedes Subanordnung mit einem der Eingangs-/Ausgangsanschlüsse verbunden ist, und Speicher, wo die gesamte Anordnung während des normalen Betriebes erregt wird, alternativ verwendet werden. Wie hier oben aufgezeigt, könnten natürlich andere Speichertypen, wie etwa dynamische RAMs, EPROMs, und eingebettete Speicher jeweils mit ihrer eigenen Organisation ebenfalls von dieser Erfindung übervorteilt werden.
Eine Schaltung zum Steuern der Kommunikation von Daten zwischen einer Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16 des Speichers 1 ist ebenfalls schematisch in Fig. 1 dargestellt. Es wird natürlich zu bedenken sein, daß eine andere Steuerschaltung zum Steuern des Betriebs des Speichers 1, wie es üblich ist, ebenfalls in den Speicher 1 einbezogen wird; eine derartige Schaltung ist in der Figur zu Zwecken der Klarheit nicht gezeigt. Der Ausgangsdatenbus 20, der in diesem Beispiel acht Bits breit ist, wird durch die Eingangs-/Ausgangsschaltung und den Spaltendecoder 16 bei einer Leseoperation betrieben, wobei auf die Datenzustände des Speicherplatzes gemäß der Speicheradresse zugegriffen wird. Jede Leitung des Ausgangsdatenbusses 20 wird durch den nichtinvertierenden Ausgangspuffer 22 empfangen, der den Ausgangsanschluß DQ mit dem korrekten Datenzustand bei Pegeln und Strömen betreibt, die den Spezifikationen des Speichers 1 entsprechen. Jeder der Ausgangspuffer 22 wird durch ein Signal an der Leitung 24 von dem AND-Gatter 26 freigegeben. Das Signal an der Leitung 24 steuert folglich, ob der logische Pegel am Ausgangsdatenbus 20 an den Anschlüssen DQ anliegt oder ob die Ausgangspuffer 22 einen Zustand hoher Impedanz an die Anschlüsse DQ anlegen.
Bei dieser Ausführungsform hat das AND-Gatter 26 vier Eingänge. Ein erster Eingang des AND-Gatters 26 empfängt ein Chipfreigabesignal vom Anschluß CE, der bei einem hohen logischen Pegel den Betrieb des Speichers 1 und den Betrieb der Ausgangspuffer 22 freigibt. Natürlich kann das Chipfreigabesignal, wie es im Stand der Technik bekannt ist) auf dem Chip erzeugt werden, z.B. aus der logischen Kombination von mehreren Freigabesignalen, wie es bei einigen Schaltungen im Stand der Technik üblich ist. Ein zweiter Eingang, der durch ein AND-Gatter 26 empfangen wird, ist das Schreibfreigabesignal, das an dem Anschluß W_ invertiert durch den Inverter 28 empfangen wird. Wenn folglich der Anschluß CE den Speicher 1 in Kombination mit dem Schreibfreigabeanschluß W_ bei einem hohen logischen Pegel auswählt, was eine Leseoperation anzeigt, kann das AND-Gatter 26 die Ausgangspuffer 22 freigeben. Umgekehrt wird während einer Schreiboperation, die durch den Schreibfreigabeanschluß W_ bei einem niedrigen logischen Pegel angezeigt wird, das AND-Gatter 26 notwendigerweise einen niedrigen logischen Pegel haben und wird deshalb notwendigerweise den Ausgangspuffer 22 in den Zustand mit hoher Impedanz an ihren Ausgang versetzen. Ein dritter Eingang, der durch das AND-Gatter 26 empfangen wird, ist ein Ausgangsfreigabesignal vom Anschluß OE, wie es in dem Stand der Technik üblich ist, um die Ausgangsanschlüsse freizugeben und zu sperren; die Verwendung eines Ausgangsfreigabesignals ist insbesondere zweckmäßig, wenn mehrere Speicher 1 mit ihren Ausgangsanschlüssen zusammen in einer verdrahteten OR-Weise angeschlossen sind.
Der vierte Eingang, der durch das AND-Gatter 26 in dieser Ausführungsform empfangen wird, wird durch die Paralleltestschaltung 28 erzeugt. Die Paralleltestschaltung 28 empfängt, wie in weiteren Einzelheiten im folgenden erklärt wird, auf den Leitungen 30 mehrere Datenworte mit acht Bit von der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16; jedes dieser Datenworte entspricht den aus einer der Subanordnungen 12 gemäß einem Abschnitt der Spaltenadresse gelesenen Daten. Die Paralleltestschaltung 28 führt den Vergleich dieser mehreren Datenworte durch und erzeugt ein Signal an der Leitung 32, das dem entspricht, ob der Vergleich erfolgreich war oder nicht.
Die Paralleltestschaltung 28 in Fig. 1 wird so dargestellt, daß sie ein Signal von dem Anschluß T empfängt, wobei ein solches Signal den Paralleltestmode des Betriebs des Speichers 1 freigibt. Dies ist natürlich eine einfache Technik zur Freigabe des Testmodes des Speichers 1 (und sperrt den normalen Betrieb), jedoch erfordert eine derartige Technik natürlich einen zusätzlichen Anschluß neben jenen, die für den normalen Speicherbetrieb erforderlich sind. Andere Techniken zur Freigabe dieses parallelen Testmodes können alternativ verwendet werden, um die Paralleltestschaltung 28 gemäß der Erfindung freizugeben, wobei derartige andere Techniken eine Logikschaltung auf dem Chip verwenden, um das Testfreigabesignal an der Leitung T zu erzeugen. Diese alternativen Verfahren enthalten die Verwendung eines Überspannungssignals an einem oder mehreren Anschlüssen, die während des normalen Betriebs anderen Zwecken dienen, wobei eine derartige Überspannung anzeigt, daß der Testmode freizugeben ist. Eine andere ähnliche Technik wird in dem oben zitierten Artikel von McAdams et al. beschrieben und enthält das Multiplexen einer Prüfzahl auf Adreßeingänge, während eine Überspannungsbedingung an einem Taktstift bzw. -anschluß existiert, wobei die Zahl den Paralleltestmode auswählt (aus anderen möglichen speziellen Testmodes). Ein anderes alternatives Verfahren, das in dem oben zitierten Artikel von Shimada et al. beschrieben wird, legt eine hohe Spannung an einen Steuerkontaktflecken an, während eine Schreiboperation durchgeführt wird. Es ist zu bedenken, daß diese und andere Techniken, um den Speicher 1 dieser Ausführungsform in einen Testmode zu versetzen, gleichermaßen zu Zwecken dieser Erfindung wirksam sein werden. Folglich wird in den Figuren zu Zwekken der Klarheit die einfache Technik der Verwendung des Anschlusses T zum Steuern des Eintritts in den Testmode gezeigt.
Wenn sie freigegeben ist, führt die Paralleltestschaltung 28 den Vergleich der mehreren Datenworte durch, die darin an Leitungen 30 angelegt sind, und erzeugt ein Signal an der Leitung 32, das dem entspricht, ob der Vergleich erfolgreich war oder nicht. In dieser Ausführungsform wird die Leitung 32 auf einen hohen logischen Pegel durch die Paralleltestschaltung 28 im Testmode getrieben, wenn die mehreren Datenworte allesamt die gleichen Daten vorweisen, und auf einen niedrigen logischen Pegel im Testmode, wenn es einen Fehler gibt, d.h. wenn die mehreren verglichenen Datenworte nicht die gleichen Daten vorweisen. Damit die Ausgangspuffer 22 während des normalen Betriebs betreibbar sind, wird die Paralleltestschaltung 28 während des Normalbetriebs an den hohen logischen Pegel anlegen, d.h. wenn die Paralleltestschaltung 28 nicht freigegeben ist.
Aus Fig. 1 sollte es ersichtlich sein, daß der Speicher 1 ein verbreiteter Eingangs-/Ausgangsspeicher ist und als solcher die Ausgänge DQ sowohl Ausgangsdaten anlegen als auch Eingangsdaten empfangen. Die Anschlüsse DQ sind folglich an Eingangspuffer 34 angeschlossen, die während Schreiboperationen die Eingangsdaten an die Eingangsdatensteuerschaltung 36 anlegen, die die Eingangsdaten über den Eingangsdatenbus 38 zu den ausgewählten Speicherzellen über eine Eingangs-/Ausgangssteuerschaltung und einen Spaltendecoder 16 übermitteln. Die Eingangspuffer 34 werden auf eine ähnliche Weise wie die Ausgangspuffer 22, die oben erörtert worden sind, mit dem freigebenden Signal an der Leitung 40 gesteuert, das durch das AND-Gatter 42 erzeugt wird, das das logische AND bzw. UND des Chipfreigabesignals von dem Anschluß CE und des Schreibfreigabesignals von dem Anschluß W_ (invertiert durch den Inverter 44) durchführt. Es sollte zur Kenntnis genommen werden, daß die Paralleltestschaltung 28 bei dieser Ausführungsform den Betrieb der Eingangspuffer 34 beeinträchtigt. Im Paralleltestmode können Eingangsdaten in mehrere Speicherplätze in dem Speicher 10 durch die Eingangs-/Ausgangsschaltung und den Spaltendecoder 16 in der herkömmlichen Weise geschrieben werden, indem die mehreren Speicherplätze freigegeben werden und gleichzeitig die gleichen Daten in diese geschrieben werden.
Es wird nun auf Fig. 2 Bezug genommen, wobei der Aufbau und der Betrieb der Ausgangsseite der Eingangs-/Ausgangsschaltung und des Spaltendecoders 16, wie er mit der Anordnung 10 und mit der Paralleltestschaltung 28 als Schnittstelle zusammenarbeitet, nun beschrieben wird. Der Aufbau der Eingangsseite der Eingangs-/Ausgangsschaltung und des Spaltendecoders 16 ist in Fig. 2 zu Zwecken der Klarheit nicht gezeigt; dieser Abschnitt kann aufgebaut werden, wie es im Stand der Technik für einen Speicher dieser Organisation üblich ist, und kann, falls gewünscht, eine Vorkehrung für das parallele Schreiben von Daten im Testmode enthalten, wie es oben bemerkt wurde.
In der in Fig. 2 dargestellten Ausführungsform werden der Spaltendecoderabschnitt der Eingangs-/Ausgangsschaltung und der Spaltendecoder 16 als zwei Abschnitte in Betracht gezogen, einer Subanordnungauswählschaltung 46, die eine Subanordnung 12 gemäß den drei signifikantesten Bits der Spaltenadresse auswählt, und einer Bit-/Wort-Auswähleinrichtung 48, die die Bits innerhalb der ausgewählten Subanordnung 12 gemäß dem Rest der Spaltenadresse auswählt. Die Subanordnungsauswähleinrichtung 46 und die Bit-/Wort- Auswähleinrichtung 48 können gemäß irgendeiner von mehreren herkömmlichen Adreßdecoderschaltplänen aufgebaut werden. Die Ergebnisse des Decodierens der Spaltenadresse werden durch den Steuerbus 17 zur Anordnung 10 übermittelt. In der hier beschriebenen Ausführungsform wird die Auswahl der Bits innerhalb der ausgewählten Subanordnung 12 in einer solchen Weise realisiert, daß der lokale Datenbus 18 nur die Daten überträgt, die dem ausgewählten Speicherplatz entsprechen, was z.B. vorgenommen werden kann, indem nur die Leseverstärker freigegeben werden, die mit den ausgewählten Spalten in Verbindung stehen. Alternativ könnte in einer Speicherorganisation, wo mehrere Spalten Leseverstärker miteinander teilen, der Steuerbus 17 auswählen, welche Spalten an jeden der acht Leseverstärker anzuschließen sind, und der Ausgang von sämtlichen acht Leseverstärkern pro Subanordnung könnte am lokalen Datenbus 18 angeordnet sein. Darüber hinaus könnte in der Alternative die Speicheranordnung 10 einen Leseverstärker für jede Spalte enthalten, wo sämtliche Leseverstärker für jede Operation in der ausgewählten Subanordnung aktiviert werden, wie es für dynamische RAM-Einrichtungen üblich ist. Bei einer derartigen Alternative würde der Steuerbus 17 steuern, welche der Leseverstärker beispielsweise über Zwischenausgangspuffer an den lokalen Datenbus 18 anzuschließen sind. Es ist zu bedenken, daß viele weitere alternative Anordnungen, die ebenfalls von dieser Erfindung profitieren können, den Fachleuten im Stand der Technik nun vor Augen geführt werden. Solche Alternativen können den Anschluß von lokalen Datenbussen 18 an die Paralleltestschaltung 28 an einem Platz umfassen, der vor bzw. oberhalt der Zwischenschaltung ist, wie etwa den Zwischenausgangspuffern, so daß die Zwischenausgangspuffer oder andere ähnliche Schaltungen zusammen mit dem Datenbus 20 parallel zu der Vergleichsschaltung der Paralleltestschaltung 28 sein werden.
Die lokalen Datenbusse 18 von jeder Subanordnung 12 sind an die Paralleltestschaltung 28 angeschlossen, wobei solche Anschlüsse allgemein als Leitungen 30 in Fig. 1 angezeigt sind (die alternativen Anschlüsse und Anordnungen realisierend, die in dem vorangehenden Abschnitt erörtert wurden). Zusätzlich ist jeder lokale Datenbus 18 an einen Eingang des Multiplexers 45 angeschlossen, der an seinem Ausgang an den Datenbus 20 angeschlossen ist. Der Multiplexer 45 wird durch die Subanordnungsauswähleinrichtung 46 gesteuert, so daß während des normalen Betriebs die Subanordnungsauswähleinrichtung 46 einen der lokalen Datenbusse 18 zum Anschluß an den Ausgangsdatenbus 20 gemäß den drei signifikantesten Bits der Spaltenadresse auswählen wird.
Es sollte in dieser Ausführungsform bemerkt werden, daß einzelne Datenleitungen dargestellt sind, um die gelesenen Datenzustände von der Anordnung 10 zu führen. Es sollte bemerkt werden, daß komplementäre Datenleitungen alternativ in den lokalen Datenbussen 18 und in dem Ausgangsdatenbus 20, um die Daten innerhalb des Speichers 1 als ein Differentialsignal zu übermitteln, verwendet werden können. Es sollte jedoch bemerkt werden, daß die hierin beschriebene Erfindung nicht die Verwendung von komplementären Datenleitungen bei der Vergleichsoperation erfordert, wie sie bei der Umsetzung des oben Bezug genommenen Artikels von Shimada et al. erforderlich sind. Folglich kann diese Ausführungsform der Erfindung in einer integrierten Schaltung mit weniger Leitungen realisiert werden, die zur übermittlung der Daten innerhalb des Speichers erforderlich sind.
Gemäß dieser Ausführungsform der Erfindung empfängt die Subanordnungsauswähleinrichtung 46 auch ein Signal T von der Paralleltestschaltung 46, das dem Signal entspricht, das am Anschluß T empfangen wird, das anzeigt, daß der Testmodebetrieb gewünscht wird. In Reaktion auf die Anzeige des Testmodes durch das Signal T wird die Subanordnungsauswähleinrichtung 46 mehrere Subanordnungen 12 freigeben, um bei jeder gespeicherte Daten zu lesen und die gelesenen Daten an ihrem verbundenen lokalen Datenbus anzulegen. Bei dieser Ausführungsform wird, wie oben bemerkt, das Wortleitungssignal zum Auswählen einer Reihe in der Speicheranordnung im normalen Betrieb auf eine solche Art erzeugt, daß nur der Abschnitt der Wortleitung, der mit der ausgewählten Subanordnung 12 verbunden ist, während des Speicherbetriebes erregt wird. Folglich wird die Subanordnungsauswähleinrichtung 12 während des Testmodes auch die Wortleitung für die mehreren Subanordnungen 12, die für den Paralleltest freizugeben sind, freigeben. Es sollte bemerkt werden, daß die Freigabe von mehreren Subanordnungen 12 durch die Subanordnungsauswähleinrichtung 46 nicht nur für eine parallele Lese- und Vergleichsoperation nötig ist, sondern auch, falls eine parallele Schreiboperation gewünscht wird. Für ein derartiges paralleles Schreiben wird die Subanordnungsauswähleinrichtung 46 ähnlich mehrere Subanordnungen 12 für den gleichzeitigen Empfang von Eingangsdaten vom Eingangsdatenbus 38 freigeben (in Fig. 1 gezeigt)
Es sollte bemerkt werden, daß die Anzahl von Subanordnungen 12, die während des Paralleltestmodes freigegeben werden, gemäß derartiger Faktoren, wie der Anzahl der gewünschten Parallelvergleiche (je mehr Bits parallel gelesen werden, desto schneller ist der Testbetrieb), und auch der Energie- bzw. Leistungsverbrauch, der während des Testbetreibs hingenommen werden kann (je mehr Bits parallel gelesen werden, desto größer ist der Energieverbrauch), variieren. Bei dieser Ausführungsform hat sich der Paralleltest von vier Subanordnungen 12 als optimal erwiesen; demgemäß werden, falls das signifikanteste Spaltenadreßbit A6 die linke Hälfte der Anordnung 10 anzeigt, dann die Subanordnungen 12&sub0; bis 12&sub3; freigegeben, während, falls das signifikanteste Spaltenadreßbit A6 die rechte Hälfte der Anordnung 10 anzeigt, die Subanordnungen 12&sub4; bis 12&sub7; freigegeben. Wie natürlich aus den Fig. 1 und 2 ersichtlich ist, kann der Paralleltest von acht Subanordnungen 12 zu Lasten eines erhöhten Energieverbrauchs durchgeführt werden, aber natürlich mit dem Vorteil der zusätzlichen Testzeitverringerung.
Auch in Reaktion auf dieses Signal T, das anzeigt, daß der Paralleltestmode freigegeben ist, steuert die Subanordnungsauswähleinrichtung 46 den Multiplexer 45, so daß einer der lokalen Datenbusse 18 zum Anschluß an den Ausgangsdatenbus 20 die anderen ausschließend und ohne Berücksichtigung der Spaltenadresse ausgewählt wird. Wie oben im Verhältnis zur Fig. 1 erörtert, stellt der Speicher 1 gemäß dieser Ausführungsform der Erfindung einen Zustand hoher Impedanz an den Ausgangsanschluß DQ in Reaktion auf einen fehlgeschlagenen Vergleich während eines Paralleltestlesebetriebs bereit, wobei ein derartiger Zustand hoher Impedanz durch Sperren der Ausgangspuffer 22 erzeugt wird. Zusätzlich stellt der Speicher 1 gemäß dieser Ausführungsform in dem Fall des Bestehens des Paralleltestlesebetriebs den tatsächlichen Datenzustand zur Verfügung, der an den Ausgangsanschlüssen DQ gespeichert ist. Da natürlich mehrere Subanordnungen 12 in einem derartigen Test freigegeben sind, reicht der Wert eines der lokalen Datenbusse 18 aus, um den tatsächlichen Datenzustand in einem bestanden Test anzulegen. Darüber hinaus ist es gemäß dieser Ausführungsform der Erfindung ermittelt worden, daß, da ein fehlgeschlagener Test durch einen Zustand hoher Impedanz angezeigt wird (eher als durch einen bestimmten Datenzustand), es nicht erforderlich ist und tatsächlich aus dem Blickwinkel einer Zugriffszeit unerwünscht ist, auf den Vergleich der mehreren Datenworte zu warten, um ein Bestehen anzuzeigen, bevor die tatsächlich gespeicherten Daten zu den Ausgangspuffern 22 gesandt werden. Folglich kann die Auswahl eines lokalen Datenbusses 18 zum Anschluß an den Datenbus 20 im Testmode fest verdrahtet sein, da in dem Fall eines Bestehens sämtliche lokalen Datenbusse 18 die gleichen Daten haben und in dem Fall eines Fehlschlagens die Daten am Datenbus 20 jedenfalls nicht angelegt werden. Folglich wird die Subanordnungsauswähleinrichtung 46 den Multiplexer 45 steuern, um im Testmode einen der lokalen Datenbusse 18 ungeachtet des Adreßwertes auszuwählen.
Die Subanordnungsauswähleinrichtung 46 steuert im Testmode auch den Betrieb der Paralleltestschaltung 28, wie es in weiteren Einzelheiten im folgenden beschrieben wird. Wie oben bemerkt, wird bei der bevorzugten Ausführungsform der Erfindung der Paralleltest durch Vergleichen des Ausgangs von vier der acht Subanordnungen 12 realisiert. Folglich wird über die Steuerleitung (oder Leitungen, wie es der Fall sein kann) SEL die Subanordnungsauswähleinrichtung 46 zu der Paralleltestschaltung 28 übermitteln, welche vier von acht lokalen Datenbussen 18 während des Paralleltestbetriebes zu vergleichen sind.
Es wird nun auf Fig. 3 Bezug genommen, wobei der Aufbau und der Betrieb der Paralleltestschaltung 28 im einzelnen beschrieben werden. Die Paralleltestschaltung 28 empfängt, wie oben bemerkt, ein Signal auf der Leitung T vom Anschluß T und auf der Leitung SEL von der Subanordnungsauswähleinrichtung 46. Wie oben bemerkt, wird in dieser Ausführungsform der Paralleltest mit Daten von vier Subanordnungen 12 zu einer Zeit durchgeführt. Folglich ist die Leitung SEL bei einem hohen logischen Pegel, um die Auswahl der Subanordnungen 12&sub4; bis 12&sub7; anzuzeigen, und bei einem niedrigen logischen Pegel, um die Auswahl der Subanordnungen 12&sub0; bis 12&sub3; anzuzeigen.
Die Paralleltestschaltung 28 empfängt ferner lokale Datenbusse 18, die in Fig. 3 als lokale Datenbusse 18&sub0; bis 18&sub7; dargestellt sind, entsprechend den Subanordnungen 12&sub0; bis 12&sub7;. Der Komparator 50&sub0; empfängt die lokalen Datenbusse 18&sub0; und 18&sub1; und führt einen bitweisen Vergleich der zwei Datenworte durch, die dabei angelegt werden; der Komparator 50&sub0; empfängt auch Freigabesignale an der Leitung T, die anzeigen, daß der Paralleltestmode, wie oben beschrieben, freigegeben wird, und auch an der Leitung SEL_ von der Subanordnungsauswähleinrichtung 46 über einen Inverter 51. Ähnlich empfängt der Komparator 50&sub1; und führt einen bitweisen Vergleich der lokalen Datenbusse 18&sub2; und 18&sub3; durch, wobei der Komparator 50&sub2; die lokalen Datenbusse 18&sub4; und 18&sub5; empfängt und vergleicht, und der Komparator 50&sub3; die lokalen Datenbusse 186 und 18&sub7; empfängt und vergleicht. Jeder der Komparatoren 50 legt ein Signal an seine Ausgangsleitung 52 an, die einen bestandenen Vergleich mit einem hohen logischen Pegel und einen fehlgeschlagenen Vergleich mit einem niedrigen logischen Pegel anzeigt.
Bezugnehmend auf Fig. 4 wird der Aufbau und der Betrieb eines Komparators 50, z.B. des Komparators 50&sub0;, in im einzelnen beschrieben werden. Bei dieser Ausführungsform ist jeder Komparator 50 gleichermaßen, und wie in Fig. 4 gezeigt, aufgebaut. Der Komparator 500 enthält acht Exklusiv-NOR-Gatter 60 (Exklusiv-NOR: XNOR). Jedes XNOR-Gatter 60 empfängt eine Leitung von jedem der lokalen Datenbusse 18&sub0; und 18&sub1;, die einem Bit des Datenwortes entsprechen, das durch die lokalen Datenbusse 18 getragen bzw. geführt wird. Wie es in Fig. 4 gezeigt ist, entsprechen die durch jedes XNOR-Gatter 60 von den zwei lokalen Datenbussen 18 empfangenen Datenleitungen derselben Bitsposition (d.h. das oberste bzw. vorderste XNOR-Gatter 60 in Fig. 4 empfängt das Bit 0 von jedem der lokalen Datenbusse 18&sub0; und 18&sub1;). Die acht XNOR-Gatter 60 realisieren folglich den bitweisen Vergleich von jeder der Datenleitungen für die lokalen Datenbusse, die durch den Komparator 50 verglichen werden.
Die Ausgänge der XNOR-Gatter 60 werden zu der kombinatorischen Logik übertragen, die in diesem Fall aus NAND- Gattern 62 und einem NOR-Gatter 64 besteht. Bei dieser Ausführungsform legen vier XNOR-Gatter 60 ihren Ausgang an ein NAND-Gatter 62 an. Da XNOR-Gatter 60 einen hohen logischen Pegel anlegen werden, falls beide Eingänge auf dem gleichen sind, und einen niedrigen logischen Pegel, falls die zwei Eingänge sich unterscheiden, wobei der Ausgang eines NAND-Gatters 62 bei einem niedrigen logischen Pegel nur sein wird, falls alle vier der XNOR-Gatter 60 an ihren Eingängen daran einen hohen logischen Pegel anlegen. Die Ausgänge der NAND-Gatter 62 sind an Eingänge der NOR-Gatter 64 angeschlossen, so daß das NOR-Gatter 64 einen hohen logischen Pegel nur anlegen wird, falls beide NAND-Gatter 62 einen niedrigen logischen Pegel an ihre Ausgänge anlegen. Ein hoher logischer Pegel an dem Ausgang des NOR-Gatters 64 zeigt folglich an, daß der bitweise Vergleich der zwei lokalen Datenbusse 18 erfolgreich war, d.h. sie tragen bzw. führen beide identische Daten in bezug aufeinander. Aus dieser Beschreibung sollte es erkennbar sein, daß der tatsächliche Datenzustand, der durch die lokalen Datenbusse 18 übermittelt wird, nicht wichtig ist und daß der Wert der Daten, die dadurch übermittelt werden, bei dem Vergleich, der durch die Komparatoren 50 durchgeführt wird, nicht wichtig ist (d.h. nicht jedes der Bits in dem Datenwort muß gleich sein). Folglich können verschiedene Muster von Datenworten gemäß dieser Ausführungsform der Erfindung geprüft werden.
Die Komparatoren 50 enthalten auch eine Freigabelogik, so daß die Leitungen SEL (oder SEL_) und T den Vergleich freigeben oder sperren können. Wie in Fig. 4 gezeigt, empfängt das NAND-Gatter 66 an seinem Eingang für den Komparator 50&sub0; die Leitungen T und SEL_ . Der Ausgang des NAND- Gatters 66 ist folglich auf einem niedrigen logischen Pegel in Reaktion darauf, daß beide Leitungen T und SEL_ auf einem hohen logischen Pegel sind; falls entweder die Leitung T oder die Leitung SEL_ auf einem niedrigen Pegel sind, wird das NAND-Gatter 66 an seinem Ausgang einen hohen logischen Pegel anlegen. Die Ausgänge des NAND-Gatters 66 und des NOR-Gatters 64 sind an Eingänge des NOR-Gatters 68 angeschlossen, welches die Leitung 52&sub0; ansteuert, dem Ausgang des Komparators 50&sub0; Folglich ist die Leitung 52&sub0; bei einem niedrigen logischen Pegel entweder, falls der Komparator 50&sub0; nicht ausgewählt ist (d.h. der Ausgang des NAND- Gatters 66 ist auf einem hohen logischen Pegel) oder falls der Komparator 50&sub0; freigegeben ist und falls der Vergleich erfolgreich war (d.h. der Ausgang des NOR-Gatters 64 ist bei einem hohen logischen Pegel). Der Komparator 50&sub0; legt folglich einen hohen logischen Pegel nur an die Leitung 52&sub0; an, wenn er freigegeben ist (d.h. der Ausgang des NAND- Gatters 66 ist auf einem niedrigen logischen Pegel) und der Vergleich ist fehlgeschlagen (d.h. der Ausgang des NOR- Gatters 64 ist bei einem niedrigen logischen Pegel).
Natürlich vergleicht die erste Stufe des durch die Komparatoren 50 durchgeführten Vergleichs Paare von lokalen Datenbussen 18 zusammen, realisiert jedoch nicht den Vergleich sämtlicher vier der lokalen Datenbusse 18, die durch die Subanordnungsauswähleinrichtung 46 im Testmode ausgewählt werden. Die Komparatoren 54L und 54R der zweiten Stufe sind folglich in die Paralleltestschaltung 28 einbezogen, um den Vergleich zu vervollständigen. Der Komparator 54L empfängt die Ausgangsleitungen 52&sub0; und 52&sub1; der Komparatoren 50&sub0; bzw. 50&sub1;. Der Komparator 54L empfängt auch die lokalen Datenbusse 18&sub1; und 18&sub2;, wie auch Freigabesignale an den Leitungen T und SEL_ . Der Komparator 54L führt einen bitweisen Vergleich der lokalen Datenbusse 18&sub1; und 18&sub2; durch und bestimmt, falls der Vergleich durch die Komparatoren 50&sub0; und 50&sub1; jeweils erfolgreich war. Falls dem so ist, erzeugt der Komparator 54L ein Signal mit einem hohen logischen Pegel an seinem Ausgang an der Leitung 56L. Auf diese Weise führt der Komparator 54L die Bestimmung durch, daß an dem lokalen Datenbus die Daten zu denen am lokalen Datenbus 18&sub1; passen, daß die Daten am lokalen Datenbus 18&sub2; zu denen am lokalen Datenbus 18&sub3; passen und daß die Daten am lokalen Datenbus 18&sub1; zu denen am lokalen Datenbus 18&sub2; passen. Diese drei Vergleiche reichen aus, um sicherzustellen, daß die Daten an sämtlichen vier Datenbussen 18&sub0; bis 18&sub4; auf einer bitweisen Grundlage zueinander passen.
Der Komparator 54R empfängt in ähnlicher Weise die lokalen Datenbusse 18&sub5; und 18&sub6; wie auch die Ausgangsleitungen 52&sub2; und 52&sub3; von den Komparatoren 50&sub2; bzw. 50&sub3;, um den bitweisen Vergleich der lokalen Datenbusse 18&sub4; bis 18&sub7; zu vervollständigen. Natürlich wird der Komparator 54R durch die Leitung T und die Leitung SEL eher freigegeben als die Leitung SEL_ wie in dem Fall des Komparators 54L. Der Ausgang des Komparators 54R an der Leitung 56R ist auf einem hohen logischen Pegel in dem Fall eines erfolgreichen Vergleichs und auf einem niedrigen logischen Pegel in dem Fall eines fehlgeschlagenen Vergleichs.
Bezugnehmend auf Fig. 5 wird der Aufbau und der Betrieb der Komparatoren 54 im einzelnen unter Bezugnahme auf den Komparator 54L beschrieben. Bei dieser Ausführungsform ist der Komparator 54R ähnlich aufgebaut, mit Ausnahme dessen, daß er eher durch die Leitung SEL als durch die Leitung SEL_ freigegeben wird. Der Komparator 54L empfängt die lokalen Datenbusse 18&sub1; und 18&sub2; an den Eingängen seiner XNOR-Gatter 61. Der Satz von XNOR-Gattern 61 führt einen bitweisen Vergleich der zwei lokalen Datenbusse 18 durch und jedes der XNOR-Gatter 61 zeigt einen zutreffenden Vergleich durch einen hohen logischen Pegel an seinem Ausgang und einen falschen Vergleich durch einen niedrigen logischen Pegel an. Auf die ähnliche Weise, wie oben in bezug auf den Komparator 50 beschrieben, werden die Ergebnisse des bitweisen Vergleichs, der durch die XNOR-Gatter 61 durchgeführt wird, zu den NAND-Gattern 63 übertragen, von denen jedes einen niedrigen logischen Pegel nur anlegt, falls sämtliche der Ausgänge der XNOR-Gatter 61, die daran angeschlossen sind, auf einem hohen logischen Pegel sind. Die Ausgänge der NAND-Gatter 63 sind an die Eingänge der NOR-Gatter 65 angeschlossen, die, wie in dem oben beschriebenen Fall, einen niedrigen logischen Pegel anlegen, falls der vollständige bitweise Vergleich der lokalen Datenbusse 18&sub1; und 18&sub2; erfolgreich ist. Auch empfängt ähnlich wie in dem Fall des Komparators 50 ein NAND-Gatter 67 die Freigabeeingänge an den Leitungen SEL_ und T und legt an seinen Ausgang einen niedrigen logischen Pegel an, falls beide Eingänge auf einem hohen logischen Pegel sind, was anzeigt, daß der Komparator 54L freigegeben ist. Folglich wird das NOR-Gatter 69, das an seinem Eingang die Ausgänge des NOR- Gatters 65 und des NAND-Gatters 67 empfängt, einen niedrigen logischen Pegel vorweisen, falls entweder der Komparator 54L nicht freigegeben ist oder falls der Komparator 54L freigegeben ist und der bitweise Vergleich der lokalen Datenbusse 18&sub1; und 18&sub2; durchgegangen ist bzw. bestanden hat.
Zusätzlich zu der auch im Komparator 50 für den bitweisen Vergleich von zwei lokalen Datenbussen 18 enthaltenen Schaltung enthält der Komparator 54L ein NOR-Gatter 70. Das NOR-Gatter 70 empfängt den Ausgang eines NOR-Gatters 69 und empfängt an seiner Eingangsleitung 52&sub0; vom Komparator 50&sub0; und der Leitung 52&sub1; vom Komparator 50&sub1;. Das NOR-Gatter 70 steuert an seinem Ausgang die Leitung 56L an. Folglich legt das NOR-Gatter 70 an die Leitung 56L einen hohen logischen Pegel an, falls die durch die Komparatoren 50L, 50&sub0; und 50&sub1; durchgeführten bitweisen Vergleiche allesamt durchgegangen sind (d.h. sämtliche Eingänge zu dem NOR-Gatter 70 sind auf einem niedrigen logischen Pegel) oder falls die Komparatoren 54L, 50&sub0; und 50&sub1; nicht freigegeben sind. Falls die Komparatoren 54L, 50&sub0; und 50&sub1; allesamt freigegeben sind und falls irgendwelche durchgeführten bitweisen Vergleiche dadurch fehlgeschlagen sind (angezeigt durch einen hohen logischen Pegel, der an einem Eingang des NOR-Gatters 70 anliegt), wird die Leitung 56L auf einen niedrigen logischen Pegel getrieben.
Die Leitungen 56L und 56R werden zu den Eingängen eines NAND-Gatters 58 übermittelt, das über einen Inverter 59 das Signal an der Leitung 32 erzeugt, das an den Eingang des AND-Gatters 26 angeschlossen ist (gezeigt in Fig. 1), um die Freigabe des Ausgangspuffers 22 zu steuern. Folglich wird die Leitung 32 auf einen hohen logischen Pegel in Reaktion auf beide der Leitungen 56L und 56R bei einem hohen logischen Pegel getrieben. Aus der obigen Beschreibung ist es einleuchtend, daß die Komparatoren 54 ihre Ausgangsleitungen 56 auf einen hohen logischen Pegel treiben, wenn sie nicht ausgewählt sind (d.h. entweder die Leitung T oder die passende Leitung SEL ist auf einem niedrigen logischen Pegel) oder wenn sich in dem Fall eines erfolgreichen Vergleichs ausgewählt sind. Wie oben in bezug auf Fig. 1 beschrieben, wird es dieser Zustand den Ausgangspuffern 22 ermöglichen, freigegeben zu werden. Da der Multiplexer 45 (Fig. 2) durch die Subanordnungsauswähleinrichtung 46 im Testmode freigegeben wird, um einen der lokalen Datenbusse 18 von einer der Subanordnungen 12 in der ausgewählten Gruppe von vier auszuwählen (in diesem Beispiel), werden die an dem lokalen Datenbus 18 angelegten Daten an die Ausgangspuffer 22 über den Datenbus 20 angelegt. Mit den freigegebenen Ausgangspuffern 22 erscheinen diese Daten dann an den Ausgangsanschlüssen DQ, wie die aus dem ausgewählten Speicherplatz des Speichers 1 gelesenen Datenworte.
Umgekehrt ist die Leitung 32 nur in dem Fall auf einem niedrigen logischen Pegel, in dem ein Paralleltestbetrieb freigegeben ist (durch Leitung T) und daß der Vergleich fehlgeschlagen ist, wie es durch den ausgewählten der Komparatoren 54 angezeigt wird. Wie oben in bezug auf Fig. 1 beschrieben, wird ein niedriger logischer Pegel an der Leitung 32 den Ausgang des AND-Gatters 26 dazu veranlassen, auf einem niedrigen logischen Pegel zu sein, was in Folge die Ausgangspuffer 22 sperrt. Während der Multiplexer 45 immer noch betreibbar ist, um einen der lokalen Datenbusse 18 an den Datenbus 20 und folglich an die Ausgangspuffer 22 anzuschließen (ungeachtet des Vergleichs), wird der niedrige logische Pegel an der Leitung 32 von der Paralleltestschaltung 28 die Ausgangspuffer 22 sperren und sie in den Zustand mit hoher Impedanz versetzen. Auf diese Weise wird ein unzutreffendes Ergebnis des Paralleltestlesebetriebs aus dem Speicher 1 nach extern übertragen.
Die frühere Technik zum Anlegen eines hochimpedanten Zustandes an den Ausgang, die in dem oben erörterten Artikel von Shimada et al. beschrieben ist, erfordert es, daß ein Zuteilungspuffer dazu in der Lage ist, den Datenbus in Konkurrenz zu n-1 Zuteilungspuffern abzuschalten bzw. herunterzufahren, um ein unzutreffendes Ergebnis für einen n- Bit-Paralleltest zu übermitteln. Wie oben bemerkt, wird dies durch die Verwendung von kleinen Anlaufeinrichtungen in den Zuteilungspuffern vorgenommen. Diese kleinen Einrichtungen werden notwendigerweise die Einrichtungsfunktion nicht nur während des Paralleltests beeinträchtigen, sondem auch während des normalen Betriebs, da die Zuteilungspuffer in Serie zu dem Ausgangsdatenpfad sind. Wie oben bemerkt, müssen diese kleinen Anlaufeinrichtungen gemäß dieser Technik im Verhältnis zu den Ausschalt- bzw. Herunterfahreinrichtungen noch kleiner werden, wenn die Zahl n ansteigt, so daß die verdrahtete AND- bzw. UND-Funktion arbeitet. Folglich wird der Verschlechterungseffekt dieser Technik auf die Funktion des Speichers noch schlechter, wenn die Anzahl der parallel geprüften Bits ansteigt.
Das Vergleichsschema gemäß dieser Ausführungsform der Erfindung wird ohne eine wesentliche Beeinträchtigung des normalen Betriebs des Speichers 1 in die Tat umgesetzt, da die Paralleltestschaltung 28 parallel zu dem Ausgangsdatenpfad angeschlossen ist. Folglich kann die Anzahl der parallel getesteten Speicherplätze gemäß dieser Erfindung auf irgendeine gewünschte Anzahl ohne eine zusätzliche Verschlechterung der Zugriffszeitfunktion erhöht werden.
Es sollte bemerkt werden, daß diese Ausführungsform der Erfindung einen Zustand mit hoher Impedanz an sämtliche der acht Ausgangsanschlüsse DQ in dem Fall eines fehlgeschlagenen Vergleichs anlegt. Alternativ könnte eine zusätzliche Logik verwendet werden, so daß nur der Anschluß DQ, der mit der Bitposition (oder Positionen), für die der Vergleich fehlgeschlagen ist, verbunden ist, in den Zustand mit hoher Impedanz eintritt. Eine derartige Verwirklichung würde die Fehleranalyse unterstützen, indem z.B. das automatische Protokollieren durch eine automatisierte Testanlage ermöglicht wird, welche Ausgänge am häufigsten unzutreffend sind. Eine solche zusätzliche Logik würde natürlich einen zusätzlichen Bereich bzw. eine zusätzliche Fläche auf dem integrierten Schaltungschip zu seiner Verwirklichung erfordern. Es sollte ferner bemerkt werden, daß die oben beschriebene Ausführungsform, insbesondere wenn sie in einen Mikroprozessor oder eine andere logische Einrichtung eingebettet wird, der Logik weitere zusätzliche Informationen zur Verfügung stellen könnte, die ferner eine automatisierte Fehleranalyse ermöglichen könnten.
Es sollte ferner bemerkt werden, daß die obige Ausführungsform der Erfindung den Parallellesebetrieb in dem unerwarteten Datenmode verwirklicht, d.h. wo der Test nur durch Vergleichen des Inhaltes des Speicherplatzes gegenüber einander durchgeführt wird, um festzulegen, ob sie passen bzw. übereinstimmen. Alternativ könnten durch die Bereitstellung eines Zwischen- bzw. Haltespeichers auf dem Chip und eines zusätzlichen Vergleichsniveaus in der Paralleltestschaltung 28 die Inhalte der lokalen Datenbusse 18 mit einem erwarteten Datenwert verglichen werden, so daß der Wert der in den Speicherplätzen gespeicherten Daten nicht nur miteinander verglichen werden könnte, sondern auch mit dem Wert, von dem erwartet wurde, daß er darin gespeichert worden ist. Es ist zu bedenken, daß diese alternative Verwirklichung leicht durch einen Fachmann im Stand der Technik, falls gewünscht, realisiert werden kann, der auf diese Beschreibung und die Darstellungen Bezug nimmt.
Es sollte ferner bemerkt werden, daß die Blockdarstellungen dieser Ausführungsform der Erfindung die elektrische Anordnung der Schaltungen darstellen und nicht notwendigerweise dem physikalischen Layout bzw. Schaltplan und der Anordnung der Schaltung auf einem tatsächlichen Speicher 1 entsprechen. Zum Beispiel ist es in bezug auf die Fig. 2 bis 5 ermittelt worden, daß Abschnitte der Paralleltestschaltung 28 bevorzugt physikalisch nahe der Subanordnungen 12 angeordnet werden, so daß die Anzahl der physikalischen Leitungen, die entlang der Länge der Anordnung 10 verlaufen, verringert werden kann. Zum Beispiel können Komparatoren 50 und die Abschnitte der Komparatoren 54, die die Datenzustände der lokalen Datenbusse 18 vergleichen, bevorzugt in den Schnittstellenbereichen zwischen benachbarten Subanordnungen 12 angeordnet werden; die verbleibenden Abschnitte der Komparatoren 54 sind bevorzugt physikalisch in dem Raum zwischen der Anordnung 10 und der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16 angeordnet. Ferner sollte es bemerkt werden, daß das Layout bzw. der Schaltplan der Subanordnung 12 nicht der in Fig. 1 gezeigten entsprechen kann; z.B. können die acht Subanordnungen 12 in einer solchen Weise angeordnet werden, daß die Eingangs- /Ausgangsschaltung und der Spaltendecoder 16 physikalisch zwischen Gruppen von Subanordnungen 12 angeordnet sind und ähnlich der Zeilendecoder 14 physikalisch zwischen Gruppen von Subanordnungen 12 angeordnet sein kann. Es ist zu erkennen, daß eine derartige Schaltplan- bzw. Layout-Optimierung durch einen Fachmann im Stand der Technik gemäß den bestimmten Parametern, die für einen spezifischen Speicheraufbau und Herstellungsverfahren von Interesse sind, festgelegt werden können.
Bezugnehmend auf die Fig. 6a und 6b wird der Betrieb des Speichers 1, der die oben beschriebene bevorzugte Ausführungsform enthält, wie er von außerhalb des Speichers 1 erscheint, in bezug auf die Zeitdiagramme beschrieben werden. Die Fig. 6a stellt den Fall dar, wo der parallele Testbetrieb durchgeht, und Fig. 6b stellt den Fall eines verfehlten Paralleltestbetriebs zum Lesen dar. Jede der Fig. 6a und 6b fängt damit an, daß der Speicher 1 bereits im Paralleltestmode gemäß der herkömmlichen Weise ist.
Bezugnehmend auf Fig. 6a machen die Adreßanschlüsse A16 bis A0 alle den Ubergang von ihrem früheren Wert zu dem Wert, der den gewünschten Speicherplätzen entspricht, um bei dem Paralleltestbetrieb zum Lesen gelesen zu werden. Es sollte bemerkt werden, daß die Adreßanschlüsse A16 bis A7 die gewünschte Zeile auswählen und die Adreßanschlüsse A3 bis A0 das gewünschte Wort auswählen. Im normalen Betrieb wählen die Adreßanschlüsse A6 bis A4 eine der acht Subanordnungen 12 aus, um erregt und freigegeben zu werden. Bei dieser Ausführungsform wählt jedoch, da vier Subanordnungen 12 zu erregen und auszulesen sind (und in dem Fall eines parallelen Schreibens einschreiben), das signifikanteste dieser drei Adreßanschlüsse, nämlich A6, die Gruppe von vier Subanordnungen 12 ausgewählen, auf die zugegriffen wird. Die verbleibenden Adreßanschlüsse A5 und A4 sind für diese Operation unbeachtliche, da sie im normalen Betrieb verwendet werden, um auszuwählen, welche der vier Subanordnungen 12 in der Gruppe von vieren zu erregen ist. Da dies eine Leseoperation ist, werden sämtliche der Anschlüsse W_, OE und CE auf einen hohen logischen Pegel gebracht und der Zyklus beginnt.
Die Fig. 6a stellt die Taktung für eine erfolgreiche parallele Leseoperation dar. Bei einer solchen erscheinen, nachdem die Zugriffszeit TAC abgelaufen ist (eine derartige Zugriffszeit kann vom Adreßübergang oder von der Chipfreigabe gemessen werden, wie es üblich ist; in diesem Beispiel werden diese beiden Ereignisse zur Vereinfachung der Erläuterung gleichzeitig gezeigt), die von den ausgewählten Plätzen im Speicher 1 gelesenen Daten an Ausgangsanschlüssen DQ7 bis DQ0. Wie oben bemerkt, ist die Auswahl der Subanordnung 12, auf die bei dieser Operation zugegriffen werden soll, fest verdrahtet, da sämtliche lokalen Datenbusse 18 identische Daten tragen, wenn der Test erfolgreich ist. Der nächste Zyklus kann dann zu der gewünschten Zeit in der herkömmlichen Weise veranlaßt werden. In dem Beispiel nach Fig. 6a werden Ausgangsanschlüsse DQ so gezeigt, daß sie Daten daran von einem vorherigen Zyklus vor dem Anlegen der gültigen Daten von dem neuen Zyklus haben. Es ist natürlich zu bedenken, daß dieser Test mit Ausgangsanschlüssen DQ in einem Zustand hoher Impedanz zu Beginn des Zyklusses durchgeführt werden kann, wobei die gültigen Daten daran in der herkömmlichen Weise nach der Zugriffszeit tAC angelegt werden.
Es sollte bemerkt werden, daß in dieser Ausführungsform die Zeit tAC, zu der die parallelen Daten an den Ausgängen DQ erscheinen, bei dem parallelen Testmode zu der Lesezugriffszeit des Speichers 1 während des Normalbetriebs identisch sein wird. Dies trifft zu, weil die Schaltung für den Vergleich der parallelen Datenworte nicht in Serie zu dem normalen Datenausgangspfad der Schaltung angeschlossen ist, jedoch parallel dazu ist. Es wird erwartet, daß der Vergleich, der durch die Paralleltestschaltung 28 durchgeführt wird, in einer geringeren Zeit vorgenommen werden kann als für die Daten erforderlich ist, um an die Ausgangsanschlüsse DQ angelegt zu werden, so daß die Ausgangspuffer 22 in einer ausreichenden Zeit freigegeben werden, um die Zugriffszeitspezifikation zu erfüllen. Folglich ist in dieser Ausführungsform des Speichers 1 die Taktung und der Betrieb des Datenausgangspfades bei dem Paralleltestbetrieb genau die gleiche wie bei dem normalen Betrieb.
Es sollte ferner bemerkt werden, daß die Paralleltestschaltung 28 gemäß der Erfindung nicht in Serie zu dem Datenausgangspfad ist, der sowohl im normalen Betrieb und beim übermitteln des tatsächlichen Datenzustands während des parallelen Testbetrieb verwendet wird. Eher vergleicht die Paralleltestschaltung 28 den Zustand der lokalen Datenbusse 18 parallel zu der übermittlung von Daten über den Multiplexer 45 zu den Ausgangspuffern 22 über den Datenbus 20. Folglich weist im normalen Betrieb die für den parallelen Testvergleich erforderliche Schaltung die Zugriffszeitfunktionsfähigkeit des Speichers 1 nicht auf.
Die Fig. 6b stellt die Taktung für einen fehlgeschlagenen parallelen Lesebetrieb gemäß dieser Ausführungsform dar. Die Eingangssignale an den Adreß- und Steueranschlüssen sind natürlich in diesem Fall, wie bei dem oben aufgezeigten in Fig. 6a, identisch. Wie in Fig. 6b gezeigt, gehen die Ausgangsanschlüsse DQ7 bis DQ0 allesamt zu einem Zustand hoher Impedanz zu einer Zeit tHI-Z nach dem Adreßübergang und der Chipfreigabezeit über. Dieses zeigt, wie oben beschrieben, an, daß der parallele Lesebetrieb fehlgeschlagen ist. Es sollte jedoch bemerkt werden, daß die Zeit tHI-Z kürzer sein kann als die Zugriffszeit tAC, da die Zeit, die zum Aufladen der Datenbusse 20 und der Ausgangspuffer 22 erforderlich ist, für die Ausgangsanschlüsse DQ nicht erforderlich ist, um in den Zustand mit hoher Impedanz einzutreten.
Es sollte jedoch bemerkt werden, daß es nicht wesentlich ist, daß der Vergleich in einer derart kurzen Zeit durch die Paralleltestschaltung 28 durchgeführt wird. Wenn z.B. die Daten von dem ausgewählten lokalen Datenbus 18 an den Ausgangsanschlüssen DQ vor der Vervollständigung des Vergleichs anliegen, würde der fehlgeschlagene Test immer noch durch die Ausgangsanschlüsse DQ angezeigt werden, die nachfolgend in den Zustand mit hoher Impedanz eintreten. In einem derartigen Fall wäre natürlich der externe Tester oder Benutzer durch die Spezifikation der Zeit, zu der das Testergebnis zu übertragen wäre, aufmerksam zu machen.
Während die Erfindung hierin in bezug auf ihre bevorzugten Ausführungsformen beschrieben worden ist, ist es natürlich zu bedenken, daß Modifikationen zu dieser Ausführungsform und Alternativen dazu, wobei derartige Modifikationen und Alternativen die Vorteile und Vorzüge dieser Erfindung erhalten, den Fachleuten im Stand der Technik vor Augen geführt werden, die sich auf diese Beschreibung und ihre Darstellungen beziehen. Es ist zu bedenken, daß derartige Modifikationen und Alternativen innerhalb des Bereichs der Erfindung sind, wie er nachfolgend hier beansprucht wird.

Claims

1. Integrierte Schaltung, die aufweist,

eine Anordnung (10) von Speicherzellen;

mehrere lokale Datenbusse (18);

Mittel (14, 16), um in einem Testmode auf mehrere der Speicherzellen zuzugreifen, um mit den mehreren der lokalen Datenbusse (18) zu kommunizieren;

einen Ausgangsanschluß (DQ);

einen Ausgangspuffer (22), der einen Dateneingang und einen Freigabeeingang (24) hat, und der mit seinem Ausgang an den Ausgangsanschluß (DQ) angeschlossen ist;

einen Datenbus (20), der an einen der mehreren der lokalen Datenbusse (18) angekoppelt ist, um seinen Datenzustand zu dem Dateneingang des Ausgangspuffers zu kommunizieren; und

eine Komparatorschaltung (28), die Eingänge hat, die an die mehreren der lokalen Datenbusse (18) angeschlossen sind, um die Datenzustände an den lokalen Datenbussen (18) miteinander zu vergleichen, wobei in Reaktion auf die nicht zueinander passenden Inhalte der lokalen Datenbusse (18), die durch die Komparatorschaltung (28) verglichen werden, der Ausgangspuffer (22) gesperrt wird,

dadurch gekennzeichnet, daß der Datenbus (20) und die Komparatorschaltung (28) an die mehreren der lokalen Datenbusse (18) parallel angeschlossen werden, und daß die Komparatorschaltung (28) einen Ausgang (32) hat, der an den Freigabeeingang (24) des Ausgangspuffers (22) angeschlossen ist, um den Ausgangspuffer (22) zu sperren.

2. Integrierte Schaltung nach Anspruch 1, in der die Mittel (14, 16) zum Zugreifen einen Zeilendecoder (14), um eine Zeile von Speicherzellen in Reaktion auf eine Zeilenadresse auszuwählen, und einen Spaltendecoder (16) enthalten, um die mehreren der Speicherzellen in der ausgewählten Zeile auszuwählen.

3. Integrierte Schaltung nach Anspruch 1 oder Anspruch 2, in der in Reaktion auf den Vergleich, der anzeigt, daß die Datenzustände an den lokalen Datenbussen (18) nicht zueinander passen, die Komparatorschaltung (28) ein Sperrsignal für den Ausgangspuffer (22) bereitstellt, wobei der Ausgangspuffer (22) in Reaktion auf den Empfang des Sperrsignals an seinem Freigabeeingang gesperrt wird.

4. Integrierte Schaltung nach einem der voranstehenden Ansprüche, in der der Ausgangspuffer (22) einen Zustand hoher Impedanz an den Ausgangsanschluß (DQ) anlegt, wenn er gesperrt ist.

5. Integrierte Schaltung nach einem der voranstehenden Ansprüche, in der die Komparatorschaltung (28) ein Freigabesignal (32) für den Freigabeeingang (24) des Ausgangspuffers (22) in Reaktion auf den Vergleich zur Verfügung stellt, der anzeigt, daß die Datenzustände an den lokalen Datenbussen (18) zueinander passen;

und in der der Ausgangspuffer (22) den Ausgangsanschluß (DQ) mit einem Datenzustand betreibt, der den Daten an seinem Dateneingang entspricht, in Reaktion auf den Empfang des Freigabesignals an seinem Freigabeeingang (24).

6. Integrierte Schaltung nach einem der voranstehenden Ansprüche, in der jeder der lokalen Datenbusse (18) mehrere Datenleitungen aufweist.

7. Integrierte Schaltung nach Anspruch 6, in der die Komparatorschaltung (28) jede der mehreren Datenleitungen von jedem lokalen Datenbus (18) mit entsprechenden der Datenleitungen der anderen lokalen Datenbusse (18) vergleicht.

8. Integrierte Schaltung nach Anspruch 6 oder Anspruch 7, in der die mehreren lokalen Datenbusse (18) mehr als zwei lokale Datenbusse (18) aufweisen.

9. Integrierte Schaltung nach Anspruch 8, in der die Komparatorschaltung (28) aufweist:

einen Erststufenkomparator (50), um die entsprechenden Datenleitungen von ersten (18&sub0;) und zweiten (18&sub1;) der lokalen Datenbusse (18) zu vergleichen und um das Ergebnis an seinem Ausgang (52) anzuzeigen;

einen Zweitstufenkomparator (54), um die entsprechenden Datenleitungen des zweiten (18&sub1;) der lokalen Datenbusse (18) und einen dritten (18&sub2;) der lokalen Datenbusse (18) zu vergleichen, und um ein Signal zu erzeugen, das das Ergebnis dieses Vergleichs und das Ergebnis von dem Erststufenkomparator (50) an seinem Ausgang (56) anzeigt;

wobei der Ausgang des Zweitstufenkomparators (54) zu dem Freigabeeingang (24) des Ausgangspuffers (22) gekoppelt wird.

10. Integrierte Schaltung nach einem der voranstehenden Ansprüche, die ferner einen Eingangsanschluß aufweist, um Daten zu empfangen, die in eine ausgewählte Speicherzelle zu schreiben sind.

11. Integrierte Schaltung nach Anspruch 10, wobei der Ausgangsanschluß (DQ) und der Eingangsanschluß der gleiche Anschluß sind.

12. Integrierte Schaltung nach einem der Ansprüche 2 bis 11, wobei die Speicheranordnung (12) mehrere Subanordnungen (12&sub0;-12&sub7;) aufweist.

13. Integrierte Schaltung nach Anspruch 12, wobei der Spaltendecoder (16) zum Auswählen einer Speicherzelle aus mehreren der Subanordnungen (12&sub0;-12&sub7;) in dem Testmode ist.

14. Integrierte Schaltung nach Anspruch 12 oder Anspruch 13, in der der Spaltendecoder (16) zum Auswählen einer Speicherzelle aus einer einzigen Subanordnung (12&sub0;-12&sub7;) in einem normalen Betriebsmode ist.

15. Integrierte Schaltung nach einem der Ansprüche 12 bis 14, in der der Datenbus (20) zu dem einen der lokalen Datenbusse (18) durch einen Multiplexer (45) gekoppelt wird, der Eingänge hat, die an die lokalen Datenbusse (18) angeschlossen sind, und einen Ausgang hat, der an den Datenbus (20) angeschlossen ist, und einen Steuereingang hat, der an den Spaltendecoder (16) angeschlossen ist, so daß ein ausgewählter der lokalen Datenbusse (18) an den Datenbus (20) in Reaktion auf einen Abschnitt der Spaltenadresse (A0-A6) angeschlossen wird.

16. Integrierte Schaltung nach Anspruch 15, in der im Testmode der Multiplexer (45) einen der lokalen Datenbusse (18) an den Datenbus (20) in einer Weise anschließt, die nicht auf die Spaltenadresse (A0-A6) reagiert.

17. Integrierte Schaltung nach einem der Ansprüche 2 bis 16, in der die Komparatorschaltung (28) ein Freigabesignal (32) an ihrem Ausgang in Reaktion auf den Vergleich erzeugt, das anzeigt, daß die Datenzustände an den lokalen Datenbussen (18) zueinander passen;

wobei der Ausgangspuffer (22) den Ausgangsanschluß (DQ) mit einem Datenzustand treibt, der den Daten an ihrem Dateneingang entspricht, in Reaktion auf den Empfang des Freigabesignals an seinem Freigabeeingang;

und wobei die Komparatorschaltung (28) ferner aufweist:

eine Komparatorfreigabeschaltung (28), die einen Eingang hat, um ein Testmodesignal (T) zu empfangen, das anzeigt, ob die integrierte Schaltung im Testmode ist oder nicht, wobei die Komparatorfreigabeschaltung zum Steuern der Komparatorschaltung ist, um das Freigabesignal an den Ausgang der Komparatorschaltung in Reaktion auf das Testmodesignal anzulegen, das anzeigt, daß die integrierte Schaltung nicht im Testmode ist.

18. Integrierte Schaltung nach einem der Ansprüche 2 bis 17, in der die mehreren der lokalen Datenbusse (18) mehr als zwei lokale Datenbusse (18) aufweisen;

wobei die Komparatorschaltung aufweist:

einen ersten Erststufenkomparator (50&sub0;), um die entsprechenden Datenleitungen von ersten (18&sub0;) und zweiten (18&sub1;) der lokalen Datenbusse (18) zu vergleichen und um das Ergebnis an seinem Ausgang (52&sub0;) anzuzeigen;

einen ersten Zweitstufenkomparator (54L), um die entsprechenden Datenleitungen des zweiten (18&sub1;) der lokalen Datenbusse (18) und eines dritten (18&sub2;) der lokalen Datenbusse (18) zu vergleichen, und um ein Bestandssignal (56L) an seinem Ausgang in Reaktion darauf zu erzeugen, daß die beiden der zweiten (18&sub1;) und dritten (18&sub2;) der lokalen Datenbusse (18) passen und der erste Erststufenkomparator (50&sub0;) anzeigt, daß der erste (18&sub0;) und der zweite (18&sub1;) der lokalen Datenbusse passen;

einen zweiten Erststufenkomparator (50&sub2;), um die entsprechenden Datenleitungen des vierten (18&sub4;) und fünften (18&sub5;) der lokalen Datenbusse (18) zu vergleichen und um das Ergebnis an seinem Ausgang (52&sub2;) anzuzeigen;

einen zweiten Zweitstufenkomparator (54R), um die entsprechenden Datenleitungen des fünften (18&sub5;) der lokalen Datenbusse (18) und eines sechsten (18&sub6;) der lokalen Datenbusse (18) zu vergleichen, und um ein Bestandssignal an seinem Ausgang (56R) in Reaktion darauf zu erzeugen, daß beide des fünften (18&sub5;) und sechsten (18&sub6;) der lokalen Datenbusse (18) passen, und daß der zweite Erststufenkomparator (50&sub2;) anzeigt, daß der vierte (184) und fünfte (18&sub5;) der lokalen Datenbusse (18) passen;

wobei die Ausgänge der Zweitstufenkomparatoren (54L, 54R) an den Freigabeeingang (24) des Ausgangspuffers (22) angekoppelt sind;

wobei jeder der Erst- und Zweitstufenkomparatoren einen Auswähleingang (SEL) von dem Spaltendecoder (16) empfängt, der anzeigt, ob die lokalen Datenbusse (18) an ihren Eingängen zu vergleichen sind oder nicht;

und wobei jeder der Zweitstufenkomparatoren (54&sub6;, 54R) ein Bestandssignal an seinem Ausgang in Reaktion darauf anlegt, daß der Spaltendecoder (16) anzeigt, daß die lokalen Datenbusse an ihren Eingängen nicht zu vergleichen sind.

19. Integrierte Schaltung nach Anspruch 6, in der auf mehrere der Speicherzellen in einem Normalbetriebsmode zugegriffen wird; und

wobei die Ausgangsschaltung ferner aufweist:

mehrere der Ausgangsanschlüsse (DQ&sub0;-DQ&sub7;);

mehrere der Ausgangspuffer (22), die jeweils zum Betreiben eines verbundenen Ausgangsanschlusses (DQ&sub0;-DQ&sub7;) sind, die jeweils einen Dateneingang haben, der an den Datenbus (20) angekoppelt ist, und einen Freigabeeingang, der an die Vergleichsschaltung (28) angekoppelt ist;

und wobei für jede der mehreren Speicherzellen, auf die im Normalbetriebsmode zugegriffen wird, auf mehrere Speicherzellen zum Vergleich ihrer Inhalte in dem Testmode zugegriffen wird.

20. Integrierte Schaltung nach Anspruch 19, in der in Reaktion darauf, daß die Inhalte der durch die Vergleichsschaltung (28) verglichenen lokalen Datenbusse nicht zueinander passen, ein ausgewählter der mehreren Ausgangspuffer (22) gesperrt wird.

21. Ausgangsschaltung nach Anspruch 19, in der in Reaktion darauf, daß die Inhalte der lokalen Datenbusse (18), die durch die Vergleichsschaltung (28) verglichen werden, nicht zueinander passen, sämtliche der mehreren Ausgangspuffer (22) gesperrt werden.

22. Verfahren zum parallelen Testen bzw. Prüfen mehrerer Speicherplätze in einer integrierten Schaltung, das aufweist,

mehrere Speicherplätze werden ausgewählt;

die Inhalte der ausgewählten Speicherplätze werden verglichen; und

ein Ausgangspuffer (22) der integrierten Schaltung wird gesperrt, falls die verglichenen Inhalte der mehreren Speicherplätze nicht allesamt zueinander passen; dadurch gekennzeichnet, daß das Verfahren ferner den Schritt aufweist:

die Inhalte eines ausgewählten Speicherplatzes werden zu einem Dateneingang des Ausgangspuffers (22) parallel mit dem Vergleichsschritt übertragen.

23. Verfahren nach Anspruch 22, bei dem der Vergleichsschritt aufweist:

erste und zweite der Speicherplätze werden miteinander verglichen;

dritte und vierte der Speicherplätze werden miteinander verglichen; und

die zweiten und dritten der Speicherplätze werden miteinander verglichen.

24. Verfahren nach Anspruch 23, bei dem der Auswählschritt aufweist:

mehrere der Speicherzellen werden gemäß einem Abschnitt einer Spaltenadresse (A0-A6) ausgewählt, so daß die Inhalte der Speicherzellen zu den lokalen Datenbussen (18) übertragen werden;

und wobei die lokalen Datenbusse (18) jeweils mehrere der Datenleitungen aufweisen, jeweils um die Inhalte einer Speicherzelle zu übermitteln.

25. Verfahren nach Anspruch 24, bei dem der Auswählschritt mehrere Datenworte auswählt; und wobei jedes der Datenworte mehrere Bits aufweist.

26. Verfahren nach Anspruch 25, bei dem die Anzahl von Datenleitungen des lokalen Datenbusses (18) der Anzahl der Bits in den Datenworten gleicht;

wobei die Anzahl der lokalen Datenbusse (18) größer ist als die Anzahl der ausgewählten Datenworte;

und wobei der Auswählschritt ferner aufweist:

ein Komparator wird von mehreren Komparatoren entsprechend der Zahl der ausgewählten Datenworte ausgewählt.