JPS62170094A - 半導体記憶回路 - Google Patents

半導体記憶回路

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JPS62170094A
JPS62170094A JP61012319A JP1231986A JPS62170094A JP S62170094 A JPS62170094 A JP S62170094A JP 61012319 A JP61012319 A JP 61012319A JP 1231986 A JP1231986 A JP 1231986A JP S62170094 A JPS62170094 A JP S62170094A
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circuit
signal
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Yoichi Hida
洋一 飛田
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Mitsubishi Electric Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果型トランジスタ（以下ｒＭ。
ＳＴＪという）を用いた半導体記憶回路に関し、特に、
試験時間が短縮される半導体記憶回路に関するものであ
る。
〔従来の技術〕
半導体記憶回路の記憶容量の増大は急激で、約３年毎に
容量が４倍に増大している。これに伴）記憶回路の動作
を調べるための試験に要する時ＩＬ１；も増大している
。
現在製品化されており記憶容量がＩＭワード×ｌビット
構成のアドレスが２重化されたダイナミックＲＡＭがｒ
１９８５．アイ・イー・イー・イー、アイ・ニス・ニス
・シー・シー、２３３Ｑ。
プラスティックＤＩＲにおける８５ナノ秒のＩＭビット
ＤＲＡＭ、弁上　ヤスカズ（１９８５，ＩＥＥＥ、ｌ５
ＳＣＣ，Ｐ、２８３．＾ｎ　８５ｎｓ　ＩＭｂＤＲＡＭ
　ｉｎ　ａ　ｐｌａｓｔｉｃ　ＤＩＰ、ＹＡＳＵＫＡＺ
Ｕ　ｌＮ０ＵＥ）　Ｊ又はｒ１９８５．アイ・イー・イ
ー・イー、アイ・工ス・ニス・シー・シー、２４ｏ頁、
マルチビット・テストモード付９０ナノ秒ＩＭピントＤ
ＲＡＭ、クマノヤ　マサキ（１９８５，ＩＥＥＥ、ｌ５
ＳＣＣ，Ｐ、　　　２　４　０．　　Ａ　　９０ｎｓ　
　ＩＭｂ　　ＤＲＡＭ　　ｗｉｔｈ　　ｍｕｌ−Ｌｉ−
ｂｉｔ　ｔｅｓｔ　ｍｏｄｅ、ＭＡＳＡＫＩ　ＫＵＭＡ
ＮＯＹＡ）　　Ｊに示されている。このグイナミノクＲ
ＡＭにおいて、例えば、すべてのメモリセルに「０」デ
ータを書き込み、すべてのメモリセルから「０」データ
を読み出し、かつ、「１」データについても同一のこと
をサイクル時間１０μＳ（１？τ１（行アドレスストロ
ーブ）信号の最大パルス幅）で実施した場合、そのテス
ト時間Ｔ１は次式ｔｌ）で表わされる。
１’１＝４（ｒＯｊ書き込み−「０」読み出し＝「１」
書き込み−「１」読み出し）×１×１０ｂ（メモリ容量
）×１０μｓ　（サイクル時間）−４０秒・・・・（１
） 通常のグイナミソクＲＡ　Ｍの場合、少なくとも上記の
テストを動作電源電圧範囲の最大値側５．５■と最小値
側４４５■および動作温度範囲の高温側７０°Ｃと低温
側０℃の４条件で行なう必要がある。
この場合、テスト時間Ｔ２は次式（２）のようになる。
Ｔ　２　＝　４０秒Ｘ４＝１６０秒・・・・（２）〔発
明が解決しようとする問題点〕 上記の値は集積回路のテスト時間としては比較的長く生
産性を低下させる大きな要因となる。
本発明はこのような点にｔＶＭでなされたものであり、
その目的とするところは、複数個のメモリセルを同時に
テストしてテスト時間を短縮することができる半導体記
憶回路を得ることにある。
〔問題点を解決するための手段〕
このような目的を達成するために本発明は、少なくとも
１つの入力端子の電圧を通常の使用範囲以上にし、たと
きに応動する応動回路を半導体記憶回路に設けるように
したものである。
〔作用〕
本発明においては、応動回路の出力信号により複数のメ
モリセルに同時にデータを書き込み又は複数のメモリセ
ルから同時にデータをＳ売み出し、かつ、判定ができる
。
〔実施例〕
本発明に係わる半導体記憶回路を構成する応動回路の一
実施例を第１図に示す。第１図ｆ８３において、■は電
源電圧■。Ｃが印加される電源端子、２は外部ＣＡＳ　
（列アドレスストローブ）入力信号が印加される外部入
力端子、３はドレインとゲートが外部入力端子２に接続
されたＭＯ３Ｔ、Ｍｌはドレインとゲートとが接続され
そのドレインとゲートとが接続点Ｎ１を介してＭＯ３Ｔ
３のソースに接続されたＭＯ３Ｔ、、Ｍ２はＭＯ３ＴＭ
ｌと同様にドレインとゲートとが接続されそのドレイン
とゲートとが接続点Ｎ２を介してＭＯ３ＴＭＩのソース
に接続されたＭＯ３Ｔ、ＭｎはＭ　ＯＳ　ＴＭ２と同様
にドレインとゲートとが接続されそのトレインとゲート
とが接続点Ｎｎを介してＭＯ３ＴＭ（ｎ−１）のソース
に接続されたＭＯ３Ｔ。
４はドレインがＭＯ３ＴＭｎのソースにソースが接地に
ゲートが内部クロック信号φ苗が供給される端子６に接
続されたＭＯ３Ｔ、５はＭＯ３ＴＭｎのソースとＭ　Ｏ
Ｓ　Ｔ　４のドレインの接続点、７はトレインが電源端
子ｌにゲートが内部クロック信号φ花が供給される端子
６に接続されたＭＯ３Ｔ、８はドレインがＭＯ３Ｔ７の
ソースにソースが接地にゲートが接続点５に接続された
ＭＯ３Ｔ、９はＭＯ３Ｔ７のソースとＭＯ３Ｔ８のドレ
インの接続点、１０はドレインが接続点５にソースが接
地にゲートが接続点９に接続されたＭＯ３Ｔ、ＩＩはド
レインが内部クロック信号φＲＡＳが供給される端子１
２にゲートが電源端子１にソースが接続点１３に接続さ
れたＭＯ５Ｔ、１４はドレインが電源端子ｌにゲートが
接続点１３にソースが接続点１６に接続されたＭＯ３Ｔ
、１５はドレインが接続点１６にソースが接地にゲート
が接続点９に接続されたＭＯ３Ｔ、１７は一方の端子が
接続点１３に他方の端子が接続点１６に接続された容量
である。ＭＯ３ＴＩＩ、１４．１５および容量１７はい
わゆるブートストラップインバータ回路を構成し、ＭＯ
３Ｔ１４は負荷トランジスタ、ＭＯ３Ｔ１５はドライバ
トランジスタ、ＭＯ３ＴＩＩは充電トランジスタ、容量
１７は昇圧容量の働きをする。
さらに、第１図（ａ）において、１８はドレインが接続
点１６にソースが接続点１９にゲー［・が電源端子ｌに
接続されたＭＯ３Ｔ、２０はドレインが内部クロック信
号φ。、供給の端子２１にゲートが接続点１９にソース
が接続点２２に接続されたＭＯ３Ｔ、２３はドレインが
接続点２２にゲートが内部クロック信号φ苗供給の端子
６にソースが接地に接続されたＭＯ３Ｔ、２４は一方の
端子が電源端子１に他方の端子が接続点２６に接続され
た抵抗、２５はドレインが接続点２６にゲートが接続点
２２にソースが接地に接続されたＭＯ５Ｔである。
次に、第１図（ｂｌにおいて、２Ｂは入力側が外部ＲＡ
Ｓ　（行アドレスストローブ）信号供給の端子２７に出
力側が端子１２に接続されたインバータ回路、２９は入
力端が端子１２に出力側が端子６に接続されたインバー
タ回路である。
次に、第１図（Ｃ１において、３０は入力側が端子２に
出力側が端子２１に接続されたインバータ回路、３１は
入力側が接続点２１に出力側が端子３２に接続されたイ
ンハーク回路である。
次に、第１図に示す回路の動作について第２図に示す波
形図を用いて説明する。第１図の回路において、第２図
ｆａ）および第２図（ｂｌに示す外部信号ＲＡＳおよび
ＣＡＳによって作られた内部クロ。
り信号φＲ１５，ψ曹、φ。３．φ苗（第２図（Ｃ１〜
（ｅ）、ただしφＣＡＳは図示せず）によって、時刻ｔ
１までは接続点５　（第２図（ｆｌ）、１３（第２図（
ｈ））、１６（第２図（ｉｔ）、２２（第２図（ｋ））
上の信号はＩｌｌレヘレベ接続点９（第２図＋ｇ１）、
’！６　（第２図（ｅ））上の信号はｒＨＪレベルにな
っている。時刻Ｌ２において、外部ＲＡＳがｒＬＪレベ
ルに変わると、φＲＡｓ＝　ｒ　ＨＪ　、　　ψ花−「
Ｌ」になる（第２図（Ｃ１，（ｄｌ参照）。従ってトラ
ンジスタ４はオフになる。
ここで、ＭＯ３Ｔ３．Ｍｌ　〜Ｍｎのしきい値電圧（Ｖ
ＴＲ）を０．５Ｖとし、ＭＯＳ　ＴＭ　１〜Ｍ　ｎの数
を１１個（ｎ−１１）とすると、端子２と５との間には
ドレインとゲートを直結されたＭＯ３Ｔが１２個直列に
接続されたことになる。これは、等価的にＶ７Ｈが０．
５Ｖｘ１２＝６Ｖの１個のＭＯ５Ｔが端子２と５との間
に接続されたのと同一になる。もし、外部στ〕入力の
「Ｉ（」側の電圧値が通常の使用条件である５■の場合
、上記等価ＭＯ５Ｔのしきい値電圧以下であるので、上
記等価ＭＯ３Ｔはオンせず、接続点５，９の状態は変化
しない。このとき記憶回路は通常の動作を行なう。
ところが、第２図（ｂ）に示すように、外部Ｕτ】入力
のｒＨＪ側のレベルを例えば１０Ｖのような高い電圧に
設定すると、上記等価ＭＯ５Ｔのしきい値電圧以上にな
り、上記等価ＭＯ３Ｔがオンする。ＭＯ３ＴＩＯのオン
抵抗を上記等価ＭＯ３Ｔのオン抵抗よりも十分高くとっ
ておくと、接続点５の電位はＣＡＳのレベルが上がるに
つれて上がっていき、ＭＯ３Ｔ８をオンにする。これに
より、接続点９の電位がｒＬＪレヘレベ低下する。
一方、接続点１３は、φＲＡＳがｒ　ＨＪレベルである
ことにより、ＭＯ８ＴＩＩのしきい値電圧分だけ電源電
圧より低下した電圧（Ｖ　ｃｃ　　Ｖ　ＴＨ）に充電さ
れており、ＭＯ３Ｔ１４はオンしている。
この状態で、ＭＯ５Ｔ１５のゲート電圧がｒＨｊレベル
からｒＬＪレベルに低下するとＭＯ３ＴＩ５がオフして
、接続点１ＧのレベルがｒＬＪレベルからｒＨＪレヘレ
ベ上昇する。この電圧変化分は容量１７を通して接続点
１３のレベルを押し上げ、そのレベルを■。Ｃ十ＶＴＨ
以上に上げ、接続点１６のレベルをＶ。Ｃに上昇させる
。これにより、接続点１９のレベルは、ＶＣＣよりＭＯ
３Ｔ１８のＶＴＨだけ低下した電圧（Ｖ　ｃｃ　　Ｖ　
ＴＨ）まで充電される。
次に、第２図（ｂｌに示すように、時刻ｔ２において外
部ＣＡＳがｒＬＪレヘレベ変わると、φ。。
−「Ｈ」になる。このときＭＯ５Ｔ２３はゲート電圧が
ｒＬＪレヘレベなっているのでオフであり、またＭＯ５
Ｔ２０はオンしているが、φＣＡＳが「Ｌ」レベルから
ｒＨＪレヘレベ変化することにより、第２図ｆＪ）に示
すように、ＭＯ３Ｔ２０のゲート容量を通して接続点１
９を押し上げ、Ｖ、、＋　’ア、Ｉ以上のレベルにし、
第２図＋ｋ）に示すように、接続点２２上のテスト信号
Ｔ　Ｅ　Ｓ　Ｔのレベルは■。。
まで上がる。接続点２２のレベルが上がることによりＭ
Ｏ５Ｔ２５がオンし、第２図（１）に示すように、接続
点２６上のテスＩ・信号ｉ”　Ｅ　Ｓ　Ｔのレベルは「
■１」レベルからｒＬＪレヘレベ低下する。
すなわち、テスト信号ＴＥＳＴがｒＨＪレヘレベなり、
テスト信号ＴＥＳＴがｒＬＪレベルになる。
次に、時刻ｔ３において外部ＲＡＳが「Ｈ」レベルに変
わると、φ□５＝ｒＬＪ、　　φ苗＝ｒＨ」となる。こ
の状態では、接続点５，１３．１６．２２上の信号はｒ
ＬＪレヘレベ接続点９．２６上の信号ばｒＨＪレベルと
なる。すなわぢ、テスト信号ＴＥＳＴはｒＬＪレベル、
テスト信号Ｔ１ぐ〒はｒＨＪレヘレベなり、テスト時間
短縮状態が終わる。
以上、第１図、第２図により、テスト時間短縮状態にす
るためのテス臼言号の発生例について述べた。次に、こ
の信号を用いてより詳細にテスト時間を短縮する方法を
説明する。
説明を簡単にするため、４ビツトのメモリ容量をもつ半
導体記憶回路を例として用いる。この半導体記１ａ回路
を第３図に示す。この半導体肥土（、ｑ路は、アドレス
が２重化された１本のアドレス大力端子、ＲＡＳ、ＣＡ
Ｓ、Ｒ／Ｗ、ＤＩＮ、Ｄｏｕｒ、電源、接地の合計８本
の端子のみを有し、これら以外の端子はもたないものと
する。
第３図において、４１２〜４１ｄはそれぞれ１ビツトの
メモリセル、４２ａ〜４２ｄはメモリセルデータの読み
出し増幅回路である。ここでは、増幅回路は、都合上、
１段分しか示してないが、通常は２段の増幅回路が用い
られている。４３ａ〜４３ｄはメモリセル４１ａ〜４１
ｄと読み出し増幅回路４２ａ〜４２ｄとの接続点である
。４５ａ〜４５ｄは接続点５４と接続点４４ａ　〜４４
ｄとの間に設けられゲートが接続点４７３〜４７ｄに接
続されたＭＯ３Ｔ、４６ａ〜４６ｄは接続点５４と接続
点４４２〜４４ｄとの間に設けられゲートが端子２２に
接続されたＭＯ３Ｔ、４９２〜４９ｄは接続点４８ａ〜
４８ｄと接続点５５との間に設けられゲートが接続点４
７３〜４７ｄに接続されたＭＯ３Ｔである。
また、５０は外部データ入力が供給される外部データ入
力端子、５１は出力データが読み出される出力端子、５
２は入力側が端子５ｏに出力側が接続点５４に接続され
四き込み時に活性化する入力バノファ回路、５６は接続
点５５と５７の間に設けられゲートが接続点２６に接続
されたＭＯ３Ｔ、５８は接続点５７と６２の間に設けら
れゲートが接続点２２に接続されたＭＯ３Ｔ、５９は入
力が接続点５７に出力が端子５１に接続された出力バノ
ファである。
さらに、６０はアドレス人力が供給される入力端子、６
１は２ビツトのアドレス入力をもっ４ビツト出力のデコ
ーダ、６６ａ〜６６ｄは一方の入力がそれぞれ接続点４
８２〜４８ｄに接続され他方の入力が接続点６５に接続
されたイクスクルーシブ・オア（Ｅｘｃｌｕｓｉｖｅ　
ＯＲ）回路、６８は入力がイクスクルーシブ・オア回路
６６ａ〜６６ｄの出力に接続された４人力のオア（０１
？）回路、６３は入力が端子５０に出力が接続点６５に
接続され読み出し時に活性化する入力ハッファ回路であ
る。
第３図（ｂｌにおいて、７０はＲ／Ｗ入力信号が供給さ
れる入力端子、７１は入力端子７０と接続点５３との間
に設けられ書き込み信号Ｗを発生する入力バッファ回路
、７２は接続点５３と６４との間に設けられ読み出し信
号Ｒを発生する入力バノファ回路である。
次に、第３図の回路の動作を第４図の波形図を用いて説
明する。第４図の波形図はデータを書き込むときの波形
図である。
データ書き込み時には第４図（ｄ）に示すＲ／　Ｗ　＋
Ｑ号がｒＯＪレベルに設定される。第４図（ａｌに示す
ような時刻（１におけるＲＡＳのたちさがりで、第４図
（Ｃ）に示すように、２重化されたアトし・ス信号Ａの
うちの行アドレスがデコーダ６１に取り込まれる。
次に時刻Ｌ２において列アドレスが取り込まれ、行アド
レス、列アドレスの状態に応じて４木のデコーダ出力の
うちの１本の線上の信号が「１」レベルになる。第４図
の場合は、第４図（ｈｌ〜（ｋｌに示すように、接続点
４７ａ上の信号のみが「１」しベルになると想定してい
る。これにより、ＭＯ３Ｔ４５ａ〜４５ｄのうちの４５
２のみがオンとなり、他はオフのままである。一方、書
き込み状態であるので、第４図（ｆｌに示すように、書
き込み信号Ｗは「１」レベルとなる。これにより入力バ
ノファ５２が活性化され、第４図（ｅｌに示すデータ人
力信号ＤＩＮの状態が接続点５４に出力され、ＭＯ３Ｔ
４５ａを通してメモリセル４１ａのみに書き込まれる。
以上の動作はＣＡＳの「１」レベルが約５Ｖの通常の使
用状態の場合である。第４図（ｂｌに示す破線のように
ＣＴ４のｒｌＪレベルをＩＯＶに上げると、第１図、第
２図で説明した通り、テスト信号Ｔ　Ｅ　Ｓ　Ｔが「１
」レベルになり（第４図（ｊ２）参照）、テスト信号Ｔ
ＥＳＴが「０」レベルになる（第４図（ｍｌ）、この状
態になるとＭＯ３Ｔ４６ａ〜４６ｄがすべてオンし、す
べてのメモリセル４１ａ〜４１ｄに同一のデータが同時
に書き込まれる。すなわち、書き込みに要する時間が１
／４に短縮したことになる。
次に、読み出し時においては、Ｒ／Ｗ信号が「１」レベ
ルになり、第４図（ｇｌに示すＲ信号が「ｌ」レベルに
なる。これにより、入力ハッファ６３が活性化され、入
力端子５０に供給された入力信号Ｄ１．４が接続点６５
に出力される。
一方、すべてのメモリセル４１ａ〜４１ｄから読み出さ
れたデータは増幅回路４２２〜４２ｄにより増幅され、
接続点４８ａ〜４８ｄに出力される。これらのデータと
接続点６５０入力データがイクスクルーシブ・オア回路
６６ａ〜６６ｄによって比較される。もし、入力データ
とメモリセル４１ａ〜４１ｄからのデータが一致してい
れば、イクスクルーシブ・オア回路６６ａ〜６６ｄの出
力は「０」になり、不一致であれば、その出力はｒｌＪ
になる。もし、１つでも不一致になれば、オア回路６８
の出力は「１」となる。すなわち、４つのメモリセル４
ｉａ〜４１ｄのデータのチェックが同時にできることに
なり、テスト時間力ｌ／４に短縮できる。ここで、ＭＯ
５Ｔ５６と５８からなる回路は通常動作とテスト時間短
縮動作モードとの切り替え回路である。通常動作モード
では、ＭＯ３Ｔ５６がオンとなり、デコーダ６１によっ
て選ばれたメモリセルからのデータが次の出力バノファ
５９に伝えられる。
テスト時間短縮モードでは、ＭＯ５Ｔ５８がオンしてオ
ア回路６８の出力が出カバソファ５９に伝えられるので
、出力端子５１でｒｌＪ、ｒＯＪの判定をすれば、メモ
リセルデータの判定ができることになる。すなわち、ｒ
ｌＪがでれば不良、「０」がでれば良である。
本実施例では、ＣＡＳ入力の「１」レベルを実使用のレ
ベルより高くする場合について述べたが、本発明はこれ
に限られるものではない。第４図に示されるように、Ｒ
／　Ｗ　、　Ｄ　＋　ｓ信号の任意状態の期間において
、いずれかの入力信号を「１」の高レベル状態にしてテ
スト信号ＴＥＳＴ、ＴＥＳＴが作れることは、これまで
の説明から容易に類推されることである。
次に、本発明に係わる半導体記憶回路の第２の実施例に
ついて説明する。第５図は第２の実施例を説明するため
のメモリセルマトリクスを示１説明図である。
第５図において、８０は２６２１４４個のメモリセルを
有するメモリセルマトリクスを示している。メモリセル
が縦横それぞれ５１２行（＝２９）×５１２列（＝２９
）のマトリクス状に配列されている。８５〜８８はメモ
リセルマトリクス８０を上下左右対称に４分割したとき
のメモリセルマトリクスのブロックを示している。各ブ
ロックには、それぞれ、メモリセルが２６２１４４／４
＝６５５３６個ずつ配列されている。８１〜８４はそれ
ぞれ１ビツト（個）の単位メモリセルを示しており、各
セルは各ブロックに対し同一の位置に配列されている。
このメモリセルマトリクス８０において、任意の１個の
メモリセルを選ふためには、行アドレス（ｌｉｉｏ匈八
ＤＤへＥＳＳ）信号９ビツト　（ＲＡＯ〜ＲＡＳ）と列
アドレス（ＣＯＬ［ＩＭＮ　ＡＤＤＲＥＳＳ）信号９ビ
ツトの合計１８ビツトが必要である。もし、それぞれの
信号が８ビツト分しかなければ、第５図に示すように、
４個のメモリセルを同時に選ふときは、最上位アドレス
のＲＡ８．ＣＡ８は不要ということである。このことは
、第２の実施例をより容易に実現させるものである。現
在一般に製造されているグイナミノク型ＲＡＭにおいて
は、行アドレス信号と列アドレス信号が時分割で１本の
入力端子から供給されている。例えば、第５図と同一の
メモリ容量をもつ２５６にビットのグイナミソクＲＡＭ
においては、９本のアドレス入力端子（ＡＯ〜Ａ８）を
持っている。このうちＡ８端子には行、列の最上位アド
レス信号ＲＡ８．ＣＡ８が割り当てられている。
上記のように、４個のメモリセルを同時に選ぶときは八
８は不要であるから、このＡ８端子を利用してＡ８端子
に高い直流電圧を加えることによりテスト信号を発生す
れば、４個のメモリセルが同時にテストできる。この方
法は、高い直流電圧を加えるのみであるから、ζτ１の
高レベルを上げる方法よりも簡単であるというメリット
がある。
〔発明の効果〕
以上説明したように、本発明によれば、少なくとも１つ
の入力信号のレベルを通常使用状態よりも高いレベルに
設定することにより、端子数を増やさずに複数のメモリ
セルデータの書き込みチェ７りおよび読み出しチェック
を同時に行なうことができるので、ナス１一時間を短縮
することができるという効果がある。
【図面の簡単な説明】
第１図は本発明に係わる半導体記憶回路の応動回路の一
実施例を示す回路図、第２図は第１図つ回路の動作を説
明するためのタイミング図、第３図は第１図の応動回路
が適用された半導体記憶回路を示す回路図、第４図は第
３図の回路の動作を説明するためのタイミング図、第５
図は第２の実施例を説明するための説明図である。 ■・・・・電源端子、２・・・・外部入力端子、３、Ｍ
１〜Ｍｎ、４．７，８．Ｌ　０，１１．’１４．１５，
１８．２０゜２３．２５・・・・ＭＯ３ＴＸＮｌ　〜Ｎ
ｎ、５，９，１３，１６，１９，２２．２６・・・・接
続点、１７・・・・容量、６．１２，２１，２７．３２
・・・・端子、２４・・・・抵抗、２Ｂ、２９．３０．
３１・・・・インバータ回路。

Claims (3)

    【特許請求の範囲】
  1. （１）電界効果型トランジスタを含む複数のメモリセル
    からなる半導体記憶回路において、少なくとも１つの入
    力端子の電圧を通常の使用範囲以上にしたときに応動す
    る応動回路を備え、この応動回路の出力信号により前記
    複数のメモリセルに同時にデータを書き込み又は前記メ
    モリセルから同時にデータを読み出し、かつ、判定がで
    きるようにしたことを特徴とする半導体記憶回路。
  2. （２）判定は、外部データ入力端子からの信号と複数の
    メモリセルから読み出されたそれぞれの信号とを入力と
    する複数の判定回路により行なわれることを特徴とする
    特許請求の範囲第１項記載の半導体記憶回路。
  3. （３）判定回路は、判定結果を外部出力端子に出力する
    ことを特徴とする特許請求の範囲第２項記載の半導体記
    憶回路。
JP61012319A 1986-01-21 1986-01-21 半導体記憶回路 Pending JPS62170094A (ja)

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