DE102007013317A1

DE102007013317A1 - Paralleles Lesen für Eingangskomprimierungsmodus

Info

Publication number: DE102007013317A1
Application number: DE102007013317A
Authority: DE
Inventors: Khaled Houston Fekih-Romdhane
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-03-21
Filing date: 2007-03-20
Publication date: 2007-10-11
Also published as: US20080159031A1; CN101071630A; US20070223293A1; US7362633B2

Abstract

Verfahren und Vorrichtungen zum Erhöhen eines Eingangstest-Durchsatzes durch Erlauben eines gleichzeitigen Zugriffs auf mehrere Bänke werden bereitgestellt. Hierin beschriebene Techniken nutzen die reduzierte Anzahl von Datenleitungen, die zum Übertragen komprimierter Testdaten erforderlich sind. Datenleitungen, die aufgund einer Komprimierung von Testdaten, die von einer Bank gelesen werden, wirksam freigemacht wurden, könnten verwendet werden, um Testdaten für eine weitere Bank zu tragen.

Description

Diese Anmeldung ist mit der U.S.-Patentanmeldung mit der Seriennummer .../..., ..., Anwaltsaktenzeichen INFN/0240 mit dem Titel „MULTIPLE BANKS READ AND DATA COMPRESSION FOR BACK END TEST", die am gleichen Tag wie die vorliegende Anmeldung eingereicht wurde und hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen ist, verwandt.
Hintergrund der Erfindung
Gebiet der Erfindung
Die Erfindung bezieht sich allgemein auf ein Halbleitertesten und insbesondere auf ein Testen von Dynamischer-Direktzugriffsspeicher-(DRAM-)Bauelementen.
Beschreibung der verwandten Technik
Die Weiterentwicklung der CMOS-Technologie im Submikrometerbereich hat zu einem ansteigenden Bedarf nach Hochgeschwindigkeits-Halbleiter-Speicherbauelementen geführt, wie z. B. Dynamischer-Direktzugriffsspeicher-(DRAM-)Bauelementen, Pseudostatischer-Direktzugriffsspeicher-(PSRAM-)Bauelementen und dergleichen. Hierin werden derartige Speicherbauelemente kollektiv als DRAM-Bauelemente bezeichnet.
Während des Herstellungsvorgangs werden mehrere DRAM-Bauelemente typischerweise auf einem einzelnen Siliziumwafer hergestellt und einer bestimmten Form von Testen (üblicherweise als Wafer- oder „Front-End"- bzw. „Eingangs"-Test bezeichnet) unterzogen, bevor die Bauelemente getrennt und einzeln gehäust werden. Ein derartiges Testen beinhaltet typischerweise ein Schreiben von Testdatenmustern an eine bestimmte Serie von Adressorten, ein Rücklesen von Daten von den gleichen Adressorten und ein Vergleichen der rückgelesenen Datenmuster mit den geschriebenen Datenmustern, um eine Funktion des Bauelements zu verifizieren. Bei einem herkömmlichen Wafertesten wird, um Konkurrenz auf Datenbussen zu vermeiden, die gemeinschaftlich unter mehreren Bänken von DRAM-Speicherzellen verwendet werden, zu einer Zeit auf eine einzelne Bank zugegriffen. In einem Standardtestmodus könnten alle Leitungen eines gemeinschaftlich verwendeten Bus verwendet werden. Während eines Einzelbanklesezugriffs wird ein Burst bzw. Bündel von Daten von der Bank gelesen, wobei z. B. mehrere Bits Daten bei jeder Taktflanke gelesen werden.
In einigen Fällen könnten in einer Bemühung, die Menge an Testdaten zu reduzieren, die zwischen Bauelementen und einem Testgerät weitergeleitet werden müssen, die von den Bauelementarrays gelesenen Daten komprimiert werden. Für einige DRAM-Architekturen z. B. könnten bei jedem Zugriff auf das Array bei jeder Taktflanke 16 Bits Daten gelesen werden. Diese 16 Bits könnten intern auf vier Bits komprimiert werden, z. B. durch Vergleichen von vier Datenbits, die an Zellen gespeichert sind, die an einem Schnittpunkt einer Wortleitung (WL; WL = Word Line) und einer Spaltenauswahlleitung (CSL; CSL = Column Select Line) gebildet sind, mit einem Testdatenmuster, das in diese Bits geschrieben wird, um ein einzelnes „Bestehen/Durchfallen"- bzw. „Pass/Fail"-Bit zu erzeugen. Da Reparaturalgorithmen typischerweise gesamte Wortleitungen und/oder Spaltenauswahlleitungen (abhängig von dem bestimmten Reparaturalgorithmus), die eine fehlerhafte Zelle besitzen, durch redundante Wortleitungen und/oder redundante Spaltenauswahlleitungen ersetzen, ist es nicht nötig zu wissen, welche bestimmte Zelle oder Zellen fehlerhaft ist.
Während eine derartige Komprimierung die Menge von Testdaten reduziert, die gehandhabt werden müssen, schränkt die Tatsache, dass zu einer Zeit auf eine einzelne Bank zugegriffen werden muss, den Durchsatz eines Eingangs- bzw. Front-End-Testens ein. Entsprechend wird ein Mechanismus zum Verbessern des Durchsatzes eines Eingangstestens benötigt.
Zusammenfassung der Erfindung
Ausführungsbeispiele der Erfindung stellen allgemein Verfahren und Vorrichtungen zum Testen eines Speicherbauelements bereit.
Ein Ausführungsbeispiel stellt ein Verfahren zum Testen eines Speicherbauelements in einem ersten Testmodus bereit. Das Verfahren umfasst allgemein ein paralleles Lesen einer Mehrzahl von Bits von mehreren Bänken des Speicherbauelements, ein Erzeugen einer reduzierten Anzahl komprimierter Testdatenbits aus der Mehrzahl von Bits, die von jeder Bank gelesen werden, ein Führen der komprimierten Testdatenbits von jeder Bank zu einem gemeinsamen Satz von Datenleitungen, die gemeinschaftlich unter den mehreren Bänken verwendet werden, und ein Bereitstellen der komprimierten Testdatenbits als Ausgabe auf einem oder mehreren Datenanschlussstiften des Speicherbauelements.
Kurze Beschreibung der Zeichnungen
Damit die Art und Weise der oben genannten Merkmale der vorliegenden Erfindung im Detail verständlich werden, erfolgt eine ausführlichere Beschreibung der Erfindung, die oben kurz zusammengefasst wurde, unter Bezugnahme auf Ausführungsbeispiele, von denen einige in den beigefügten Zeichnungen dargestellt sind. Es wird jedoch darauf verwiesen, dass die beigefügten Zeichnungen nur typische Ausführungsbeispiele dieser Erfindung darstellen und deshalb nicht als Einschränkung ihres Schutzbereichs aufgefasst werden sollen, da die Erfindung andere gleichermaßen wirksame Ausführungsbeispiele zulassen könnte.
1 stellt ein Dynamischer-Direktzugriffsspeicher-(DRAM-)Bauelement gemäß Ausführungsbeispielen der vorliegenden Erfindung dar;
2 stellt eine exemplarische Komprimierungstestlogik gemäß Ausführungsbeispielen der vorliegenden Erfindung dar;
3 stellt einen exemplarischen DRAM-Datenpfad-Schaltungsaufbau gemäß Ausführungsbeispielen der vorliegenden Erfindung dar;
4A und 4B stellen den Fluss von Daten aus unter schiedlichen Gruppen von Bänken unter Verwendung des exemplarischen Datenpfad-Schaltungsaufbaus aus 3 dar;
5 ist ein Flussdiagramm exemplarischer Operationen zum Testen eines DRAM-Bauelements unter Verwendung paralleler Lesevorgänge mehrerer Bänke gemäß Ausführungsbeispielen der vorliegenden Erfindung; und
6 stellt den Fluss komprimierter Daten unter Verwendung des exemplarischen Datenpfad-Schaltungsaufbaus aus 3 dar.
Detaillierte Beschreibung des bevorzugten Ausführungsbeispiels
Ausführungsbeispiele der Erfindung stellen allgemein Verfahren und Vorrichtungen zum Erhöhen eines Eingangstest-Durchsatzes bereit, indem ein gleichzeitiger Zugriff auf mehrere Bänke erlaubt wird. Hierin beschriebene Techniken nutzen die reduzierte Anzahl von Datenleitungen, die zum Übertragen komprimierter Testdaten erforderlich sind. Anders ausgedrückt können Datenleitungen, die aufgrund einer Komprimierung von Testdaten, die von einer Bank gelesen werden, wirksam freigemacht wurden, verwendet werden, um Testdaten für eine andere Bank zu tragen.
Ausführungsbeispiele der vorliegenden Erfindung werden hierin unter Bezugnahme auf ein Ausführungsbeispiel eines DRAM-Bauelements unter Verwendung eines Parallelzugriffs auf zwei Bänke von Speicherzellen, wobei jede Gruppe vier Bänke besitzt, beschrieben. Fachleute auf dem Gebiet werden jedoch erkennen, dass die hierin beschriebenen Konzepte allgemein auf einen Zugriff auf eine breite Vielzahl von Anordnungen mit unterschiedlichen Anzahlen von Bankgruppen und zusätzlich unterschiedliche Anzahlen von Bänken in jeder Gruppe angewendet werden könnten.
Ein exemplarisches Speicherbauelement
1 stellt ein exemplarisches Speicherbauelement 100 (z. B. ein DRAM-Bauelement) unter Verwendung eines Datenpfad-Logikentwurfs gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zum Zugriff auf Daten, die in einem oder mehreren Speicherarrays (oder Bänken) 110 gespeichert sind, dar. Wie dargestellt ist, könnten die Bänke 110 in Gruppen unterteilt sein, die einen gemeinsamen Satz von Datenleitungen (YRWD-Leitungen) gemeinschaftlich verwenden, wobei sich in jeder Gruppe vier Bänke befinden (z. B. Bänke 0–3 sind in Gruppe A und Bänke 4–7 in Gruppe B). Wie unten detaillierter beschrieben werden wird, könnte der Durchsatz des Ausgangstestens durch die Verwendung paralleler Lesevorgänge auf Bänke in jeder Gruppe erhöht werden.
Wie dargestellt ist, könnte das Bauelement 100 eine Steuerlogik 130 zum Empfangen eines Satzes von Steuersignalen 132 zum Zugreifen (z. B. Lesen, Schreiben oder Auffrischen) auf Daten, die in den Arrays 110 gespeichert sind, an Orten, die durch einen Satz von Adresssignalen 126 spezifiziert sind, umfassen. Die Adresssignale 126 könnten ansprechend auf Signale 132 zwischengespeichert und in Zeilenadresssignale (RA) 122 und Spaltenadresssignale (CA) 124 umgewandelt werden, die durch eine Adressierlogik 120 eingesetzt werden, um auf einzelne Zellen in den Arrays 110 zuzugreifen.
Daten, die als Datensignale vorliegen (DQ0–DQ15) 142, die von den Arrays 110 gelesen und in dieselben geschrieben werden, können zwischen externen Datenanschlussflächen und den Arrays 110 über eine I/O-Pufferlogik 135 übertragen werden. Die I/O-Pufferlogik 135 könnte konfiguriert sein, um diese Datenübertragung zu erzielen, indem eine Anzahl von Schaltoperationen durchgeführt wird, z. B: einschließlich eines Zusammenstellens einer Anzahl sequentiell empfangener Bits und eines Neuordnens dieser Bits basierend auf einem Typ von Zugriffsmodus (z. B. verschachtelt oder sequentiell, gerade/ungerade).
Allgemein ist während einer Schreiboperation die I/O-Pufferlogik 135 verantwortlich für ein Empfangen von Datenbits, die seriell auf externen Anschlussflächen vorgelegt werden, und ein paralleles Vorlegen dieser Datenbits, abhängig von dem bestimmten Zugriffsmodus möglicherweise neu geordnet, auf einem internen Bus von Datenleitungen, die hierin als Gerüst-Lese/Schreib-Daten-(SRWD-)Leitungen (SRWD = spine read/write data) 151 bezeichnet werden. Unter der Annahme von insgesamt 16 externen Datenanschlussflächen DQ<15:0> gibt es insgesamt 64 SRWD-Leitungen 151 (z. B. führt die I/O-Pufferlogik 135 einen 4:1-Abruf für jede Datenanschlussfläche durch) für ein DDR-II-Bauelement (32 für ein DDR-I-Bauelement und 128 für DDR-III).
Wie dargestellt ist, könnten die SRWD-Leitungen 151 mit einer Schaltlogik 170 verbunden sein, die es ermöglicht, dass die SRWD-Leitungen 151 gemeinschaftlich unter den unterschiedlichen Gruppen von Bänken 110 verwendet werden können. Wie dargestellt ist, könnte jede Gruppe von Bänken einen weiteren Satz von Datenleitungen aufweisen, die zur Darstellung als ein Satz von Datenleitungen (YRWDL) 171 gezeigt sind, die in der vertikalen oder „Y"-Richtung laufen. Während jede Gruppe einen Satz von YRWD-Leitungen 171 aufweisen könnte, könnten die YRWD-Leitungen 171 für eine Gruppe gemeinschaftlich unter den Bänken 110 in dieser Gruppe verwendet werden. Die Schaltlogik 170 ist allgemein konfiguriert, um die Daten-Lesen/Schreiben-Leitungen (RWDLs) abhängig von der Bank oder den Bänken, wie dies auch immer der Fall ist, auf die zugegriffen wird, mit den geeigneten YRWD-Leitungen zu verbinden.
Während eines Lesezugriffs breiten sich die Daten in der entgegengesetzten Richtung durch die Schaltlogik 170 und die I/O-Pufferlogik 135 zu den DQ-Leitungen aus. Anders ausgedrückt könnten Daten über die Schaltlogik 170 von den Speicherarrays 110 an die YRWD-Leitungen 161 und an die SRWD-Leitungen 151 übertragen werden und über die I/O-Pufferlogik 135 von den SRWD-Leitungen 151 zu den DQ-Anschlussflächen.
Exemplarische Testlogik
Für einige Ausführungsbeispiele könnte eine Testlogik 172 beinhaltet sein, um die Menge an Testdaten, die während eines Wafertestens aus dem DRAM-Bauelement 100 heraus übertragen wird, zu reduzieren. Wie dargestellt ist, könnte eine separate Testlogik 172 für jede Gruppe von Bänken 110 vorgesehen sein. Während die Testlogik 172 als in der Schaltlogik 170 beinhaltet gezeigt ist, könnte die Testlogik 172 für einige Ausführungsbeispiele an anderer Stelle angeordnet sein, z. B. lokal innerhalb der Gruppen von Bänken 110.
Wie in 2 dargestellt ist, könnte die Testlogik 172 für einige Ausführungsbeispiele konfiguriert sein, um die Menge an Testdaten zu reduzieren (komprimieren), indem ein einzelnes Bestehen/Durchfallen-Signal aus mehreren Bits von Daten erzeugt wird, die von einer entsprechenden Bank gelesen werden. Bei dem dargestellten Beispiel könnte die Testlogik 172 ein einzelnes Bestehen/Durchfallen-Signal für jeweils vier Bits Daten erzeugen, die von den Bänken gelesen werden (z. B. vier Bits, die an einem CSL-WL-Schnittpunkt gebildet werden). Das Bestehen/Durchfallen-Signal könnte anzeigen, ob entsprechende vier Bits mit vordefinierten Testdaten übereinstimmen (z. B. einem Testdatenmuster, das in einem Testdatenregister gespeichert ist), die an entsprechende Orte in der Bank geschrieben wurden. Unter der Annahme, dass 64 Bits Daten bei jedem Zugriff von einer Bank gelesen werden, könnte die Testlogik 172 16 Bits komprimierter Testdaten erzeugen. Die komprimierten Testdaten könnten an (Test-) Puffer ausgegeben werden, die während eines Wafertests Zugriff auf die Testdaten liefern.
Wie oben beschrieben wurde, könnten separate Testlogikschaltungen 172 für jede separate Gruppe von Bänken 110 vorgesehen sein, wobei jede Testlogikschaltung 172 als Eingabe Daten auf YRWD-Leitungen empfängt, die gemeinschaftlich unter den Bänken in der entsprechenden Gruppe verwendet werden. Da die Anzahl von Datenleitungen durch die Komprimierung der Testdaten reduziert wird, ist es möglich, dass Ausführungsbeispiele der vorliegenden Erfindung einen Wafertestdurchsatz erhöhen können, indem komprimierte Testdaten für Bänke in unterschiedlichen Gruppen gleichzeitig über die SRWD-Datenleitungen bereitgestellt werden.
3 stellt einen Datenpfad-Schaltungsaufbau dar, der es erlaubt, dass komprimierte Testdaten, die durch Testlogik für unterschiedliche Gruppen von DRAM-Bänken erzeugt werden, gleichzeitig auf SRWD-Leitungen 151 vorgelegt werden können. Wie dargestellt ist, umfasst der Schaltungsaufbau einen Satz von Puffern 310, die es ermöglichen, dass die SRWD-Leitungen 151 gemeinschaftlich unter der Gruppe von Bänken 110 ohne Konkurrenz verwendet werden können. Die Puffer 310 könnten z. B. als „Mittelteil"-Puffer bezeichnet werden, da sie zentral angeordnet sein und verwendet werden könnten, um YRWD-Leitungen für eine Gruppe von Bänken, die sich physisch auf unterschiedlichen (z. B. linken und rechten) Seiten eines DRAM-Bauelements befinden, während eines normalen (Nicht-Test-) Betriebs wirksam zu trennen.
Wie dargestellt ist, könnten alle 16 SRWD-Leitungen zu einer Anschlussflächenlogik für entsprechende vier DQ-Anschlussflächen geführt werden. Die Anschlussflächenlogik für jede DQ-Anschlussfläche wiederum könnte vier Bits Daten bei aufeinanderfolgenden Flanken von Taktzyklen heraus treiben. Als ein Beispiel könnten erste 16 SRWD-Leitungen 16 Bits Daten tragen, die auf ersten vier Datenanschlussflächen DQ0–DQ3 heraus getrieben werden sollen. Auf DQ0 könnten die ersten vier Bits Daten, die auf den SRWD-Leitungen getragen werden, in einer Sequenz, z. B. als Datenbits Gerade1 (E1), Ungeradel (01), Gerade2 (E2) und Ungerade2 (02), auf ansteigenden und abfallenden Flanken zweier aufeinanderfolgender Taktzyklen heraus getrieben werden. Die verbleibenden Bits Daten könnten in einer ähnlichen Weise auf DQ1–DQ15 heraus getrieben werden.
Die Funktion der Mittelteilpuffer 310 während eines Normalbetriebs ist in den 4A und 4B dargestellt, die den Fluss von Daten während eines Zugriffs auf eine erste Gruppe von Bänken (Bänke [3:0]) bzw. eine zweite Gruppe von Bänken (Bänke [7:4]) zeigen. Wie in 4A dargestellt ist, könnten, um auf Daten von einer Bank in der ersten Gruppe zuzugreifen, die Mittelpunktpuffer 310 deaktiviert sein, während ein zweiter Satz von „Datenpfad"-Puffern 320 aktiviert ist, wodurch ein Datenpfad von YRWD-Leitungen der ersten Gruppe von Bänken zu den SRWD-Leitungen bereitgestellt wird.
Wie in 4B dargestellt ist, könnten die Mittelpunktpuffer 310, um auf Daten von einer Bank in der zweiten Gruppe (Bänke [7:4]) zuzugreifen, gemeinsam mit einem dritten Satz von Datenpfadpuffern 330 aktiviert sein, während der zweite Satz von „Datenpfad"-Puffern 320 deaktiviert ist, wodurch ein Datenpfad von YRWD-Leitungen der ersten Gruppe von Bänken zu den SRWD-Leitungen bereitgestellt wird. Ein Satz von Testdatenpuffern 340 könnte deaktiviert sein, um während normaler Zugriffe auf die Bänke 110 in beiden Gruppen Testdatenleitungen von den SRWD-Leitungen zu trennen. Die Testdatenpuffer 340 könnten auch verwendet werden, um Testdatenleitungen während eines Testmodus mit den SRWD-Leitungen zu koppeln.
Exemplarische Testoperationen mit Parallelbankzugriff
5 ist ein Flussdiagramm exemplarischer Operationen 500 zum Testen eines DRAM-Bauelements unter Verwendung paralleler Lesevorgänge mehrerer Bänke gemäß Ausführungsbeispielen der vorliegenden Erfindung. Die Operationen 500 könnten unter Bezugnahme auf 6 beschrieben werden, die den Fluss des komprimierten Tests unter Verwendung des oben beschriebenen exemplarischen Datenpfad-Schaltungsaufbaus darstellt.
Die Operationen 500 beginnen bei einem Schritt 502 durch ein Schreiben von Testdatenmustern. Für einige Ausführungsbeispiele könnte das gleiche Testdatenmuster an mehrere Orte in allen Bänken geschrieben werden. Wie z. B. zuvor beschrieben wurde, könnte das gleiche Vier-Bit-Testmuster an vier Orte geschrieben werden, die an jedem Schnittpunkt zwischen einer Spaltenauswahlleitung (CSL) und einer Wortleitung (WL) gebildet sind.
Bei einem Schritt 504 könnten Testdatenmuster parallel von mehreren Bänken gelesen werden. Die gemeinschaftliche Verwendung gemeinsamer Datenleitungen, die bisher beschrieben wurde, verbietet allgemein das gleichzeitige Lesen beliebiger zwei Bänke eines Speichers während normaler Operationen, um eine Datenkonkurrenz zu vermeiden. Als ein Beispiel würde ein Lesen von mehreren Bänken innerhalb einer Gruppe zu einer Datenkonkurrenz auf gemeinschaftlich verwendeten YRWD-Leitungen führen, während ein Lesen von Bänken in unterschiedlichen Gruppen zu einer Datenkonkurrenz auf SRWD-Leitungen führen würde.
Ein gleichzeitiges Lesen von mehreren Bänken ist jedoch möglich, indem die SRWD-Daten umgangen werden, die komprimierte Testdaten gemeinschaftlich verwenden und kombinieren, die von Bänken in unterschiedlichen Gruppen erzeugt werden. Bei jedem Lesebefehl während des Tests wird auf zwei Bänke (z. B. eine in jeder Gruppe auf unterschiedlichen Seiten des Bauelements) zugegriffen. Für einige Ausführungsbeispiele könnte dies durch Modifizieren einer Zugriffslogik erzielt werden, so dass während eines derartigen Testmodus ein Bankadressbit 2 (BA[2]) als ein „bedeutungsloses" Bit behandelt wird. Anders ausgedrückt könnte, wenn ein Lesebefehl zum Zugriff auf eine Bank 0 erteilt wird, sowohl auf die Bank 0 als auch auf eine Bank 4 zugegriffen werden, um ein Bündel von Daten (auf ihren jeweiligen YRWD-Leitungen) zu liefern. Ähnlich könnte, wenn ein Lesebefehl zum Zugriff auf Bänke 1, 2 und 3 erteilt wird, auf Bänke 1 und 5, 2 und 6 bzw. 3 und 7 zugegriffen werden.
Bei Schritten 506A und 506B werden, parallel durchgeführt, Testdaten für eine erste und eine zweite der mehreren Bänke komprimiert. Anders ausgedrückt könnten die Daten auf den YRWD-Leitungen für jede Gruppe von Bänken komprimiert werden (z. B. 4:1, wie oben beschrieben wurde), was bedeutet, dass nur ein Teil der SRWD-Leitungen, die für standardmäßige Leseoperationen verwendet werden, für den Testmodus verwendet wird. Als ein Beispiel könnten die 16 Bits, die aus der Komprimierung von 64 Bits von der ersten Bank resultieren, und die 16 Bits, die aus dem Lesen der 64 Bits von der zweiten Bank resultieren, als 32 Bits von Bestehen/Durchfallen-Bits ausgelesen werden.
Bei Schritten 508A und 508B werden, parallel durchgeführt, komprimierte Testdaten für die erste und die zweite Bank zu einem ersten bzw. zweiten Satz von Datenanschlussstiften geführt. Anders ausgedrückt werden die Daten, die von einer Gruppe von Bänken gelesen werden, nicht auf die gleichen 16 SRWD-Leitungen geschrieben, da dies zu einer Datenkonkurrenz führen würde.
Wie in 6 dargestellt ist, könnten 16 Bits komprimierter Daten für die erste Bank als 16 Bits geführt werden, um auf Datenanschlussflächen DQ [3:0] herausgetrieben zu werden, indem der erste Satz von Datenpfadpuffern 320 deaktiviert wird und die Testdatenpuffer 340 aktiviert werden, während alle bis auf einen der Mittelteilpuffer 310 deaktiviert sind. Durch ein Aktivieren dieses einen Mittelteilpuffers 310 könnten 16 Bits komprimierter Daten für die zweite Bank als 16 Bits geführt werden, um auf Datenanschlussflächen DQ [7:4) herausgetrieben zu werden, indem der zweite Satz von Datenpfadpuffern 330 deaktiviert wird und die Testdatenpuffer 340 aktiviert werden. Fortfahrend mit dem obigen Beispiel könnten 128 Bits Daten, die von zwei Bänken gelesen werden, als 32 Bits Bestehen/Durchfallen-Daten geführt werden, die auf Datenanschlussflächen DQ [7:0] ausgelesen werden.
Ein Auslesen von doppelt so vielen Testdaten wie bei einem herkömmlichen komprimierten Testen führt zu einer effektiven Verdoppelung eines Wafertestdurchsatzes. Für einige Ausführungsbeispiele könnten Parallellesevorgänge mehrerer Bänke als ein Spezialtestmodus aktiviert werden und ein Schaltungsaufbau könnte auch beinhaltet sein, um einen „Standard"-Komprimiert-Testmodus mit komprimierten Daten von allen Bänken, die auf den gemeinschaftlich verwendeten SRWD-Leitungen getrieben werden, zu ermöglichen. Für Ausführungsbeispiele, die einen derartigen Schaltungsaufbau umfassen, könnten, wenn der spezielle (Doppelraten-)Komprimiert-Testmodus aktiviert ist, Puffer, die dem normalen Komprimiert-Testmodus entsprechen, deaktiviert (dreizustandsmäßig betrieben) werden, um eine Datenkonkurrenz zu vermeiden. Ähnlich könnten, wenn der normale Komprimiert-Testmodus aktiviert ist, Puffer, die dem Doppelraten-Komprimiert-Testmodus entsprechen, deaktiviert werden. Für einige Ausführungsbeispiele könnten entweder einer oder beide Testmodi z. B. über eines oder mehrere Bits gesetzt werden, die über einen Modusregister-Setzbefehl in einem Modusregister gesetzt werden.
Während sich die obige Beschreibung auf ein bestimmtes Ausführungsbeispiel mit acht Bänken von DRAM-Zellen bezieht, die in zwei Gruppen von vier unterteilt sind, werden Fachleute auf dem Gebiet erkennen, dass dieses Ausführungsbeispiel nur exemplarisch ist und die hierin beschriebenen Techniken auf eine breite Vielzahl von Architekturen angewendet werden könnten. Als ein Beispiel könnten vier Gruppen von Bänken, die jeweils in 16 komprimierten Datenbits resultieren, auf 64 SRWD-Leitungen ausgelesen werden, mit der Hinzufügung weiterer Puffer, die die Datenpfade steuern. Ferner wird ein Fachmann auf dem Gebiet erkennen, dass für einige Ausführungsbeispiele Testkomprimierungslogik physisch näher an die Bänke bewegt werden könnte, was es erlaubt, dass komprimierte Testdaten übertragen werden können, mit ähnlicher Wirkung auf YRWD-Leitungen.
Schlussfolgerung
Verglichen mit herkömmlichen komprimierten Testmodi können Ausführungsbeispiele der vorliegenden Erfindung einen verbesserten Durchsatz bereitstellen, indem ein Parallelzugriff auf mehrere Bänke eingesetzt wird.
Während sich Vorstehendes auf Ausführungsbeispiele der vorliegenden Erfindung bezieht, könnten weitere und andere Ausführungsbeispiele der Erfindung entwickelt werden, ohne von dem grundlegenden Schutzbereichen derselben abzuweichen, wobei der Schutzbereich derselben durch die folgenden Ansprüche bestimmt ist.

Claims

Ein Verfahren zum Testen eines Speicherbauelements in einem ersten Testmodus, das folgende Schritte aufweist: paralleles Lesen einer Mehrzahl von Bits von mehreren Bänken des Speicherbauelements; Erzeugen einer reduzierten Anzahl komprimierter Testdatenbits aus der Mehrzahl von Bits, die von jeder Bank gelesen werden; Führen der komprimierten Testdatenbits von jeder Bank zu einem gemeinsamen Satz von Datenleitungen, die gemeinschaftlich unter den mehreren Bänken verwendet werden; und Bereitstellen der komprimierten Testdatenbits als Ausgabe auf einem oder mehreren Datenanschlussstiften des Speicherbauelements.
Das Verfahren gemäß Anspruch 1, bei dem das Führen der komprimierten Testdatenbits von jeder Bank zu einem gemeinsamen Satz von Datenleitungen, die gemeinschaftlich unter den mehreren Bänken verwendet werden, folgende Schritte aufweist: Führen eines ersten Satzes komprimierter Testdatenbits, die aus einer Mehrzahl von Bits erzeugt werden, die von einer ersten Bank gelesen werden, zu einem ersten Teilsatz des gemeinsamen Satzes von Datenleitungen; und Führen eines zweiten Satzes komprimierter Testdatenbits, die aus einer Mehrzahl von Bits erzeugt werden, die von einer zweiten Bank gelesen werden, zu einem zweiten Teilsatz des gemeinsamen Satzes von Datenlei tungen, wobei komprimierte Testdatenbits, die aus einer Mehrzahl von Bits erzeugt werden, die von der zweiten Bank gelesen werden, zu dem ersten Teilsatz des gemeinsamen Satzes von Datenleitungen geführt werden, wenn das Speicherbauelement in einem zweiten Testmodus ist.
Das Verfahren gemäß Anspruch 1, bei dem das Erzeugen der reduzierten Anzahl komprimierter Testdatenbits ein Erzeugen eines einzelnen Bits basierend auf zumindest vier Datenbits, die von einer Speicherbank gelesen werden, aufweist.
Das Verfahren gemäß Anspruch 1, bei dem das Erzeugen der reduzierten Anzahl komprimierter Datenbits ein Vergleichen von Sätzen der Mehrzahl von Datenbits mit einem oder mehreren bekannten Testdatenmustern, die zuvor in die Speicherbänke geschrieben wurden, aufweist.
Das Verfahren gemäß Anspruch 1, bei dem jedes Bit in einem Satz von Bits, die mit einem bekannten Testdatenmuster verglichen werden, an einem Schnittpunkt einer Spaltenauswahlleitung und einer Wortleitung gebildet wird.
Das Verfahren gemäß Anspruch 1, bei dem die erste Bank aus einer ersten Gruppe von vier oder mehr Bänken ausgewählt wird und die zweite Bank aus einer zweiten Gruppe von vier oder mehr Bänken ausgewählt wird.
Ein Speicherbauelement, das folgende Merkmale aufweist: eine Mehrzahl von Bänken von Speicherzellen; eine oder mehrere Testlogikschaltungen, die jeweils konfiguriert sind, um aus einer Mehrzahl von Bits, die von einer Bank gelesen werden, eine reduzierte Anzahl eines oder mehrerer komprimierter Testdatenbits zu erzeugen; und eine Logik, die konfiguriert ist, um parallel eine Mehrzahl von Bits von mehreren Bänken des Speicherbauelements zu den Testlogikschaltungen zu führen, die komprimierten Testdatenbits von jeder Bank zu einem gemeinsamen Satz von Datenleitungen zu führen, die gemeinschaftlich unter den mehreren Bänken verwendet werden, und die komprimierten Testdatenbits als Ausgabe auf einem oder mehreren Datenanschlussstiften des Speicherbauelements bereitzustellen.
Das Speicherbauelement gemäß Anspruch 7, bei dem: die Mehrzahl von Bänken zumindest zwei Gruppen von Speicherbänken aufweist, wobei Bänke in jeder Gruppe einen ersten gemeinsamen Satz von Datenleitungen gemeinschaftlich verwenden und die Gruppen einen zweiten Satz gemeinsamer Datenleitungen gemeinschaftlich verwenden; und die eine oder die mehreren Testlogikschaltungen eine Testlogikschaltung für jede Gruppe von Speicherbänken aufweisen.
Das Speicherbauelement gemäß Anspruch 8, bei dem die Testlogik für jede Gruppe von Speicherbänken eine reduzierte Anzahl von Testdatenbits aus Daten erzeugt, die auf dem ersten gemeinsamen Satz von Datenleitungen empfangen werden, und die reduzierte Anzahl komprimierter Datenbits zu dem zweiten Satz gemeinsamer Datenleitungen führt.
Das Speicherbauelement gemäß Anspruch 7, bei dem die Mehrzahl von Bänken mehr als vier Bänke aufweist.
Das Speicherbauelement gemäß Anspruch 7, bei dem die Logik konfiguriert ist, um die Mehrzahl komprimierter Datenbits auf einem oder mehreren Datenanschlussstiften bei aufeinanderfolgenden Taktzyklusflanken auszugeben.
Ein Dynamischer-Direktzugriffsspeicher-(DRAM-)Bauelement, das folgende Merkmale aufweist: zumindest zwei Gruppen von Speicherzellenbänken, wobei ein erster Satz gemeinsamer Datenleitungen gemeinschaftlich unter Bänken in jeder Gruppe verwendet wird und ein zweiter Satz gemeinsamer Datenleitungen gemeinschaftlich unter den Gruppen verwendet wird; eine oder mehrere Testlogikschaltungen, die jeweils konfiguriert sind, um aus einer Mehrzahl von Bits, die von einer Bank gelesen werden, ein einzelnes Bestehen/Durchfallen-Bit zu erzeugen, das anzeigt, ob die entsprechende Mehrzahl von Bits mit vordefinierten Testdaten übereinstimmt; und eine Logik, die konfiguriert ist, um parallel eine Mehrzahl von Bits von mehreren Bänken des Speicherbauelements zu den Testlogikschaltungen zu führen, die komprimierten Testdatenbits von jeder Bank zu dem ersten Satz gemeinsamer Datenleitungen zu führen, die gemeinschaftlich unter den Gruppen verwendet werden, und die komprimierten Testdatenbits als Ausgabe auf einem oder mehreren Datenanschlussstiften des Speicherbauelements bereitzustellen.
Das Speicherbauelement gemäß Anspruch 12, bei dem: die Mehrzahl von Bänken zumindest zwei Gruppen von Speicherbänken aufweist, wobei Bänke in jeder Gruppe einen ersten gemeinsamen Satz von Datenleitungen gemeinschaftlich verwenden und die Gruppen einen zweiten Satz gemeinsamer Datenleitungen gemeinschaftlich verwenden; und die eine oder die mehreren Testlogikschaltungen eine Testlogikschaltung für jede Gruppe von Speicherbänken aufweisen.
Das Speicherbauelement gemäß Anspruch 13, bei dem die Testlogik für jede Gruppe von Speicherbänken eine reduzierte Anzahl von Testdatenbits aus Daten erzeugt, die auf dem ersten gemeinsamen Satz von Datenleitungen empfangen werden, und die reduzierte Anzahl komprimierter Datenbits zu dem zweiten Satz gemeinsamer Datenleitungen führt.
Das Speicherbauelement gemäß Anspruch 12, bei dem die Mehrzahl von Bänken mehr als vier Bänke aufweist.
Das Speicherbauelement gemäß Anspruch 12, bei dem die Logik konfiguriert ist, um mehrere Bits der komprimierten Testdatenbits als Ausgabe auf einem oder mehreren Datenanschlussstiften des Speicherbauelements bei aufeinanderfolgenden Taktzyklusflanken bereitzustellen.
Ein System, das folgende Merkmale aufweist: einen Tester; und eines oder mehrere Speicherbauelemente, die jeweils eine Mehrzahl von Bänken von Speicherzellen aufweisen, sowie eine Logik, die konfiguriert ist, um, wenn das Speicherbauelement durch den Tester in einem Testmodus platziert wurde, eine Mehrzahl von Bits parallel von mehreren Bänken des Speicherbauelements zu lesen, aus der Mehrzahl von Bits, die von jeder Bank gelesen werden, eine reduzierte Anzahl eines oder mehrerer komprimierter Testdatenbits zu erzeugen, die komprimierten Testdatenbits von jeder Bank zu einem gemeinsamen Satz von Datenleitungen zu führen, die gemeinschaftlich unter den mehreren Bänken verwendet werden, und die komprimierten Testdatenbits als Ausgabe auf einem oder mehreren Datenanschlussstiften bereitzustellen.
Das System gemäß Anspruch 17, bei dem die Logik konfiguriert ist, um eine reduzierte Anzahl eines oder mehrerer komprimierter Datenbits zu erzeugen, indem gelesene Datenbits mit vordefinierten Testdaten in einem Register. verglichen werden.
Das System gemäß Anspruch 17, bei dem die mehreren Bänke eine erste Bank, die aus einer ersten Gruppe von vier oder mehr Bänken ausgewählt ist, und eine zweite Bank, die aus einer zweiten Gruppe von vier oder mehr Bänken ausgewählt ist, aufweisen.
Das System gemäß Anspruch 17, bei dem der Tester konfiguriert ist, um das eine oder die mehreren Speicherbauelemente über einen Modusregister-Setzen-(MRS-)Befehl in dem Testmodus zu platzieren.
Ein Speicherbauelement, das folgende Merkmale aufweist: mehrere Bänke von Speicherzellen; eine Testeinrichtung zum Erzeugen einer reduzierten Anzahl eines oder mehrerer komprimierter Testdatenbits aus einer Mehrzahl von Bits, die von einer Bank gelesen werden; und eine Steuereinrichtung, die konfiguriert ist, um, wenn das Bauelement in einem Testmodus ist, parallel eine Mehrzahl von Bits von mehreren Bänken des Speicherbauelements zu der Testeinrichtung zu führen, die komprimierten Testdatenbits von jeder Bank zu dem ersten Satz gemeinsamer Datenleitungen, die gemeinschaftlich unter den Gruppen verwendet werden, zu führen und die komprimierten Testdatenbits als Ausgabe auf einem oder mehreren Datenanschlussstiften des Speicherbauelements bereitzustellen.
Das Speicherbauelement gemäß Anspruch 21, bei dem: die Mehrzahl von Bänken zumindest zwei Gruppen von Speicherbänken aufweist, wobei Bänke in jeder Gruppe einen ersten gemeinsamen Satz von Datenleitungen gemeinschaftlich verwenden und die Gruppen einen zweiten Satz gemeinsamer Datenleitungen gemeinschaftlich verwenden; und separate Testeinrichtungen für jede Gruppe von Speicherbänken vorgesehen sind.
Das Speicherbauelement gemäß Anspruch 22, bei dem die Testeinrichtung für jede Gruppe von Bänken eine reduzierte Anzahl von Testdatenbits aus Daten erzeugt, die auf dem ersten gemeinsamen Satz von Datenleitungen empfangen werden, und die reduzierte Anzahl komprimierter Datenbits zu dem zweiten Satz gemeinsamer Datenleitungen führt.
Das Speicherbauelement gemäß Anspruch 21, bei dem die Mehrzahl von Bänken mehr als vier Bänke aufweist.