CN101071630A - 用于前端压缩模式的并行读取 - Google Patents

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CN101071630A CNA2007101016577A CN200710101657A CN101071630A CN 101071630 A CN101071630 A CN 101071630A CN A2007101016577 A CNA2007101016577 A CN A2007101016577A CN 200710101657 A CN200710101657 A CN 200710101657A CN 101071630 A CN101071630 A CN 101071630A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

提供用于通过允许对多个存储库的同时存取来增大前端测试吞吐量的方法和装置。本文所描述的技术利用了用于传输压缩测试数据所必需的数目减少了的数据线。由于对读取自一个存储库的测试数据的压缩而有效释放的数据线可以被用于携带用于另一个存储库的测试数据。

Description

用于前端压缩模式的并行读取
相关申请的交叉参考
本申请与申请号为_/_,_、代理人证书编号为INFN/0240、主题名称为“MULTIPLE BANKS READ AND DATA COMPRESSION FOR BACK ENDTEST(用于后端测试的多存储库读取和数据压缩)”的美国专利申请相关，该申请与本申请在同一天提交并且其全部内容在此引入作为参考。
技术领域
本发明一般涉及半导体测试，并且尤其涉及测试动态随机存取存储器(DRAM)器件。
背景技术
亚微米CMOS技术的发展已导致了对高速半导体存储器件(例如动态随机存取存储器(DRAM)器件、伪静态随机存取存储器(PSRAM)器件诸如此类)需求增加。在这里，这种存储器件总体来说指DRAM器件。
在制造过程中，多个DRAM器件通常装配在单硅晶片上并且在分离并单独封装这些器件之前经受某种形式的测试(通常被归为晶片或前端(front-end)测试)。这样的测试通常需要将测试数据样式(data pattern)写入到特定的地址位置序列中，从相同的地址位置(address location)中读回数据，并且比较读回的数据样式与写入的数据样式，以便对器件运行进行验证。在传统的晶片测试中，为了避免对DRAM存储单元的多个存储库之间共享的数据总线的争用，每次对一个单个存储库进行存取。在标准测试模式中，可以使用共享总线的所有线路。在单存储库读存取期间，从存储库中读取一数据脉冲串，例如，在每个时钟边沿读取多个数据位。
在一些情况下，为了要尽量减少在器件和测试器之间所必须传递的测试数据的数量，可以对从器件阵列中所读取的数据进行压缩。例如，对于某些DRAM结构来说，可以在每个时钟边沿对阵列的每次存取中读取16位的数据。例如，通过对在字线(word line，WL)和列选线(column select line，CSL)交叉处形成的单元上所存储的四个数据位与写到这些位中的测试数据样式进行比较，来产生单个“通过/失败(pass/fail)”位，可以将这16位在内部压缩成4位。由于修复算法典型地用冗余的字线和/或冗余的列选线来替换具有失败单元的全部字线和/或列选线(根据特定的修复算法)，因此不需要知道哪个特定单元或者哪些单元失败。
虽然这种压缩减少了必须处理的测试数据的数量，但是每次只能对一单个存储库进行存取限制了前端测试的吞吐量。因此，所需要的是一种用于改进前端测试吞吐量的机制。
发明内容
本发明的实施例一般提供用于测试存储器件的方法和设备。
一个实施例提供在第一测试模式中测试存储器件的方法。该方法通常包括：从存储器件的多个存储库中并行地读取多个位，从读取自每个存储库的多个位中产生数目减少了的压缩测试数据位，将来自每个存储库的压缩测试数据位路由到多个存储库之间共享的公共数据线组上，以及提供该压缩测试数据位作为存储器件的一个或多个数据管脚上的输出。
附图说明
因此能够详细理解上面所列举的本发明的特征的方式，可参考实施例对在上面简要概述的发明内容作出更具体的说明，其中的一些实施例在附图中示出。然而，需要注意地是，附图仅对本发明典型的实施例作了说明并因此不应该认为其限制了本发明的范围，因为本发明允许其它等同效果的实施例。
图1根据本发明的实施例示出动态随机存取存储器(DRAM)器件；
图2根据本发明的实施例示出示例性的压缩测试逻辑电路；
图3根据本发明的实施例示出示例性的DRAM数据通路电路；
图4A和4B利用图3中示例性数据通路电路示出来自不同存储库分组的数据流；
图5是根据本发明的实施例用于利用对多个存储库的并行读取来测试DRAM器件的示例性操作的流程图；
图6利用图3的示例性数据通路电路示出压缩数据流。
具体实施方式
本发明实施例一般提供用于通过允许对多个存储库的同时存取来增加前端测试吞吐量的方法和设备。本文所描述的技术利用了用于传输压缩测试数据所需要的减少数目的数据线。换而言之，可以使用由于压缩从一个存储库所读取的测试数据而有效释放了的数据线来为其他存储库携带测试数据。
在此将参考DRAM器件的实施例来描述本发明的实施例，其中该DRAM器件使用对存储单元的两个存储库的并行存取，每个分组都具有四个存储库。但是，本领域技术人员将会认识到本文所描述的构思通常可被用于存取各种不同的装置，该装置具有不同数目的存储库分组，以及此外在每个分组中不同数目的存储库。
示例性存储器件
图1描述了示例性存储器件100(例如，DRAM器件)，其利用根据本发明的一个实施例的数据通路逻辑设计来存取在一个或多个存储器阵列(或存储库)110中所存储的数据。如所示，可将存储库110分成共享公共数据线(YRWD线)组的分组(group)，每个分组中具有四个存储库(例如，分组A中是存储库0-3并且分组B中是存储库4-7)。如将要在下面进行的更详细描述的那样，可以通过利用并行读取每个分组中的存储库来增大前端测试的吞吐量。
如所示，该器件100可包括控制逻辑电路130，来接收一组控制信号132，以在由一组地址信号126所指定的位置处存取(例如，读、写、或刷新)存储在阵列110中的数据。可响应于信号132来锁存地址信号126并且将其转换成行地址信号(RA)122和列地址信号(CA)124，其用于通过寻址逻辑电路120存取阵列110中的各个单元。
作为读出和写入阵列110的数据信号(DQ0-DQ15)142所提供的数据，可以经由I/O缓冲逻辑电路135在外部数据暂存器(pad)和阵列110之间进行传输。I/O缓冲逻辑电路135可以被配置，用以通过执行数个切换操作、例如包括对数个顷序接收到的位进行集合以及基于一种存取模式(例如，交叉存取或顷序存取、奇/偶)重排这些位来完成数据的该传输。
通常，在写入操作中，I/O缓冲逻辑电路135负责接收在外部暂存器上串行提供的数据位并且并行地、以根据特定的存取模式可能被重新安排的方式在数据线的内部总线上提供这些数据，其中所述数据线在此指代中心(spine)读/写数据(SRWD)线151。假定总共16个外部数据暂存器DQ<15:0>，对于DDR-II器件而言，将总共有64条SRWD线151(例如，I/O缓冲逻辑电路135为每个数据暂存器执行4:1取数)(对于DDR-I器件为32并且对于DDR-III为128)。
如所示，SRWD线151可以连接到开关逻辑电路170上，其中该开关逻辑电路170允许在不同存储库110分组之间共享YRWD线151。如所示，每个存储库分组可具有其它组数据线，其图示为一组在垂直或“Y”方向上运行的数据线(YRWDL)171。虽然每个分组都具有一组YRWD线171，但是分组的YRWD线171可以在该分组中的存储库110之间被共享。开关逻辑电路170通常被配置用以根据正被存取的该存储库、或如该情况可能的多个存储库将读/写数据线(RWDL)连接到适当的YRWD线。
在读取存取期间，数据以相反方向穿过开关逻辑电路170和I/O缓冲逻辑电路135传播至DQ线。换而言之，可以经由开关逻辑电路170将数据从存储器阵列110传输到YRWD传输线161和SRWD传输线151、以及经由I/O缓冲逻辑电路135将数据从SRWD线151传输到DQ暂存器。
示例性测试逻辑电路
对于某些实施例来说，可以包含测试逻辑电路172，以减少在晶片测试期间传输出DRAM器件100的测试数据量。如所示，可为存储库110的每个分组提供独立的测试逻辑电路172。虽然对于某些实施例而言测试逻辑电路172示为包括在开关逻辑电路170中，但是该测试逻辑电路172也可位于其他地方，例如局部地位于存储库110的分组中。
如图2中所示，对于某些实施例，测试逻辑电路172可以被配置用以通过从读取自相应的存储库的数据的多个位中产生单个通过/失败信号来减少(压缩)测试数据的量。在所示出的例子中，测试逻辑电路172为从存储库读出的数据的每4个位(例如，在CYL-WL交叉处形成的4个位)产生单个通过/失败信号。该通过/失败信号可指示出相应的4个位是否与预定义的测试数据(例如，存储在测试数据寄存器中的测试数据样式)相匹配，其中预定义的测试数据写入到存储库中相应的位置上。假定每次存取从存储库中读取了64位的数据，该测试逻辑电路172将产生16位的压缩测试数据。可以将该压缩测试数据输出到(测试)缓冲器中，该缓冲器在晶片测试期间提供对测试数据的存取。
如上所述，可以为存储库110的每个独立的分组提供独立的测试逻辑电路172，每个测试逻辑电路172接收在YRWD线上的输入数据，其中在相应的分组中的存储库之间共享所述YRWD线。由于通过测试数据的压缩减少了数据线的数目，因此对于本发明的实施例而言可以通过经由SRWD数据线同时为不同分组中的存储库提供压缩测试数据来增加晶片测试吞吐量。
图3描述了数据通路电路，其允许压缩测试数据同时被提供在SRWD线151上，其中压缩测试数据通过用于DRAM存储库的不同分组的测试逻辑电路产生。如所示，该电路包括一组缓冲器310，其允许在存储库110分组之间共享SRWD线151而不产生争用。可将缓冲器310称为“中央部分(center part)”缓冲器，例如，由于它们可位于中央并用于在正常(非测试)操作期间有效地隔离用于存储库分组的YRWD线，其中该存储库分组在物理上位于DRAM器件的不同的(例如左和右)侧。
如所示，可将每16条SRWD线路由到用于4个相应的DQ暂存器的暂存器逻辑电路上。每个DQ暂存器的暂存器逻辑电路又可以在时钟周期的连续边沿上驱动4位的数据输出(data out)。作为一个例子，最初的16条SRWD线可携带16位的数据，其中所述16位数据在最初的四个数据暂存器DQ0-DQ3上被驱动输出。在DQ0上，可以将在SRWD线上所携带的数据的最初四位，在两个连续的时钟周期的上升边沿和下降边沿上顺序地例如作为Even1(E1)、Odd1(O1)、Even2(E2)和Odd2(O2)数据位驱动输出。可以以类似的方式在DQ1-DQ15上驱动输出剩下的数据位。
在图4A和4B中示出了在正常操作期间的中央部分缓冲器310的功能，图4A和4B分别示出了在存取第一存储库分组(存储库[3:0])和第二存储库分组(存储库[7:4])期间的数据流。如图4A中所示，为了存取来自第一分组中的存储库的数据，可禁用该中央点缓冲器(center point buffers)310，同时启用第二组“数据通路”缓冲器320，由此提供从第一存储库分组的YRWD线到SRWD线的数据通路。
如图4B所示，为了存取来自第二分组中的存储库(存储库[7:4])的数据，可和第三组数据通路缓冲器330一起启用该中央点缓冲器310，同时禁用第二组“数据通路”缓冲器320，由此提供从第一存储库分组的YRWD线到SRWD线的数据通路。在正常存取每个分组中的存储库110期间，可禁用一组测试数据缓冲器340来将测试数据线与YRWD线隔离开。也可在测试模式期间使用测试数据缓冲器340将测试数据线耦合到SRWD线上。
具有并行存储库存取的示例性测试操作
图5为根据本发明的实施例的用于利用多存储库并行读取来测试DRAM器件的示例性操作500的流程图。可以参照图6描述操作500，图6描述了采用上面所描述的示例性数据通路电路的压缩测试流。
通过写入测试数据样式，在步骤502开始操作500。对于一些实施例来说，可将相同的测试数据样式写入所有存储库中的多个位置。例如，如前面所描述的，可将相同的4位测试样式写到在列选线(CSL)和字线(WL)交叉处所形成的四个位置上。
在步骤504，可以并行地从多个存储库中读取测试数据样式。迄今所描述的公共数据线的共享，在正常操作期间通常禁止对存储器的任何两个存储库同时读取以避免数据争用。作为一个例子，从分组内的多个存储库读取将会导致在共享YRWD线上的数据争用，而从不同分组中的存储库读取将会导致SRWD线上的数据争用。
但是，通过防止SRWD数据共享以及对从不同分组的存储库所产生的压缩测试数据进行组合，有可能同时从多个存储库进行读取。在测试期间的每个读取命令时，对两个存储库(例如，在器件不同侧上的每个分组内的一个)进行存取。对于某些实施例，这可通过修改存取逻辑来实现，以便在这样的测试模式期间将存储库地址位2(BA[2])当作“不关心(don′t care)”位。换而言之，当发出读取命令来存取存储库0时，可以存取存储库0和存储库4两者来(在他们各自的YRWD线上)传送数据脉冲串。类似地，当发出读取命令来存取存储库1、2和3时，可以分别对存储库1和5、2和6、以及3和7进行存取。
在并行执行的步骤506A和506B，对多个存储库的第一和第二存储库的测试数据进行压缩。换而言之，可以压缩用于每个存储库分组的在YRWD线上的数据(例如，如上所述的4:1)，这意味着仅仅有被用于标准读取操作的YRWD线的一部分用于测试模式。作为一个例子，可以把通过对来自第一存储库的64位进行压缩而产生的16位以及通过从第二存储库读取64位而产生的16位作为32位的通过/失败位被读出。
在并行执行的步骤508A和508B，分别将第一和第二存储库的压缩测试数据路由到第一和第二组数据管脚(data pin)。换而言之，由于这将导致数据争用，因此从存储库的一个分组中读取的数据不被写到相同的16条SRWD线上。
如图6中所示，通过禁用第一组数据通路缓冲器320并且启用测试数据缓冲器340而禁用除了一个之外的所有中央部分缓冲器310，可以将第一存储库的16位压缩数据作为将要在数据暂存器DQ[3:0]上被驱动输出的16位进行发送。通过启用所述一个中央部分缓冲器310，禁用第二组数据通路缓冲器330以及启用测试数据缓冲器340，可以将第二存储库的16位压缩数据作为将要在数据暂存器DQ[7:4]上被驱动输出的16位进行发送。接着上面的例子，可以将从两个存储库中所读取的128位数据作为在数据暂存器DQ[7:0]上所读出的32位通过/失败数据进行发送。
与传统的压缩测试相比读出两倍的测试数据，导致晶片测试吞吐量的有效加倍。对于一些实施例来说，可以启用对多个存储库的并行读取作为特定的测试模式，并且也可将电路包括进来以允许“标准的”压缩测试模式，该“标准的”压缩测试模式具有来自所有存储库的压缩数据，其中所有的存储库被驱动到相同的共享SRWD线上。对于包括这样电路的实施例来说，当启用该特定(双倍速率)压缩测试模式的时候，可禁用(三态化(tristated))对应于正常压缩测试模式的缓冲器以避免数据争用。类似地，当启用正常压缩模式时，可禁用对应于双倍速率压缩测试模式的缓冲器。对于某个实施例来说，例如可通过在模式寄存器中经由模式寄存器设置命令所发的一个或者多个命令来设置两个测试模式中的一个或两个测试模式。
虽然上述描述参考了具有8个DRAM单元存储库的特定实施例，其被分成各四个的两个分组，但本领域技术人员将认识到该实施例仅仅是示例性的并且本文所描述的技术可应用于广泛不同的体系结构。例如除了控制数据通路的多个缓冲器之外可以在64 SRWD线上读出四个存储库分组，其中每个存储库分组产生16个压缩数据位。此外，本领域技术人员将认识到，对于某些实施例来说，可将测试压缩逻辑物理地移动到更接近存储库的地方，以允许传输压缩测试数据，达YRWD线上的类似效果。
结论
与传统的压缩测试模式相比，本发明的实施例可以通过利用对多个存储库的并行存取来提供改进的吞吐量。
虽然上述内容针对于本发明的实施例，但是可以在不脱离本发明基本范围的情况下来设计本发明其它以及进一步的实施例，并且本发明的基本范围由紧接的权利要求书确定。

Claims (24)

1、以第一测试模式测试存储器件的方法，包括：
从存储器件的多个存储库中并行地读取多个位；
从读取自每个存储库的多个位中产生数目减少了的压缩测试数据位；
将来自每个存储库的压缩测试数据位路由到多个存储库之间共享的公共数据线组上；以及
作为输出在存储器件的一个或多个数据管脚上提供压缩测试数据位。
2、权利要求1的方法，其中将来自每个存储库的压缩测试数据位路由到多个存储库之间共享的公共数据线组上包括：
将第一组压缩测试数据位路由到公共数据线组的第一子集，该第一组压缩测试数据位从读取自第一存储库的多个位中产生；以及
将第二组压缩测试数据位路由到公共数据线组的第二子集，该第二组压缩测试数据位从读取自第二存储库的多个位中产生，其中当存储器件处于第二测试模式时，将从读取自第二存储库的多个位中所产生的压缩测试数据位路由到公共数据线组的第一子集。
3、权利要求1的方法，其中产生数目减少了的压缩测试数据位包括：基于读取自存储器存储库的至少四个数据位来产生单个位。
4、权利要求1的方法，其中产生数目减少了的压缩测试数据位包括将多个数据位组与一个或多个预先写入存储器存储库中的已知测试数据样式进行比较。
5、权利要求1的方法，其中与已知测试数据样式进行比较的一组位中的每个位在列选线和字线的交叉处被形成。
6、权利要求1的方法，其中第一存储库选自四个或更多存储库的第一分组并且第二存储库选自四个或更多存储库的第二分组。
7、存储器件，包括：
存储单元的多个存储库；
一个或多个测试逻辑电路，其中每个测试逻辑电路都被配置以从读取自存储库的多个位中产生数目减少了的一个或多个压缩测试数据位；以及
逻辑电路，其被配置以把来自存储器件的多个存储库的多个位并行地路由到测试逻辑电路上，把来自每个存储库的压缩测试数据位路由到多个存储库之间共享的公共数据线组上，并且作为输出在存储器件的一个或多个数据管脚上提供压缩测试数据位。
8、权利要求7的存储器件，其中：
多个存储库包括至少两个存储库分组，在每个分组中的存储库共享第一组公共数据线并且这些分组共享第二组公共数据线；以及
一个或多个测试逻辑电路包括用于每个存储器存储库分组的测试逻辑电路。
9、权利要求8的存储器件，其中用于每个存储器存储库分组的测试逻辑电路从在第一组公共数据线上所接收到的数据中产生数量减少了的测试数据位，以及将所述数量减少了的压缩数据位路由到第二组公共数据线上。
10、权利要求7的存储器件，其中多个存储库包括多于四个的存储库。
11、权利要求7的存储器件，其中所述逻辑电路被配置用以在连续的时钟周期边沿上在一个或多个数据管脚上输出多个压缩数据位。
12、动态随机存取存储器(DRAM)器件，包括：
至少两个存储单元存储库分组，其中在每个分组中的存储库之间共享第一组公共数据线并且在所述分组之间共享第二组公共数据线；
一个或多个测试逻辑电路，其中的每个都被配置用以从读取自存储库的多个位中产生指示相应的多个位是否与预定的测试数据相匹配的单个通过/失败位；以及
逻辑电路，其被配置用以把来自存储器件的多个存储库的多个位并行地路由到测试逻辑电路，将来自每个存储库的压缩测试数据位路由到在分组之间共享的第一组公共数据线，并且作为输出在存储器件的一个或多个数据管脚上提供压缩测试数据位。
13、权利要求12的存储器件，其中：
多个存储库包括至少两个存储器存储库分组，每个分组中的存储库共享第一组公共数据线并且这些分组共享第二组公共数据线；以及
一个或多个测试逻辑电路包括用于每个存储器存储库分组的测试逻辑电路。
14、权利要求13的存储器件，其中用于每个存储器存储库分组的测试逻辑电路从在第一组公共数据线上所接收的数据中产生数目减少了的测试数据位，并且把将数目减少了的压缩数据位路由到第二组公共数据线上。
15、权利要求12的存储器件，其中多个存储库包括多于四个的存储库。
16、权利要求12的存储器件，其中该逻辑电路被配置用以在连续时钟周期边沿上作为输出在存储器件的一个或者多个数据管脚上提供压缩测试数据位的多个位。
17、系统，包括：
测试器；以及
一个或多个存储器件，其中每一个都包括存储单元的多个存储库以及逻辑电路，该逻辑电路被配置用以在存储器件已由测试器置于测试模式时，从存储器件的多个存储库中并行地读取多个位，从读取自每个存储库的多个位中产生数目减少了的一个或多个压缩测试数据位，将来自每个存储库的压缩测试数据位路由到在多个存储库之间共享的公共数据线组上，并且作为输出在一个或多个数据管脚上提供压缩测试数据位。
18、权利要求17的系统，其中该逻辑电路被配置用以通过将所读取的数据的位与在寄存器中预定的测试数据进行比较来产生数目减少了的一个或多个压缩数据位。
19、权利要求17的系统，其中多个存储库包括选自四个或更多存储库的第一分组的第一存储库、以及选自四个或更多存储库的第二分组的第二存储库。
20、权利要求17的系统，其中测试器被配置用以经由模式寄存器组(MRS)命令将一个或多个存储器件置于测试模式。
21、存储器件，包括：
存储单元的多个存储库；
测试装置，其用于从读自存储库的多个位中产生数目减少了的一个或多个压缩测试数据位；以及
控制装置，其被配置用以在器件处于测试模式时，把来自该存储器件的多个存储库的多个位并行地路由到测试装置，将来自每个存储库的压缩测试数据位路由到在分组之间共享的第一组公共数据线，并且作为输出在该存储器件的一个或多个数据管脚上提供压缩测试数据位。
22、权利要求21的存储器件，其中：
多个存储库包括至少两个存储器存储库分组，其中每个分组中的存储库共享第一组公共数据线并且所述分组共享第二组公共数据线；以及
为每个存储器存储库分组提供单独的测试装置。
23、权利要求22的存储器件，其中
用于每个存储库分组的测试装置从在第一组公共数据线上所接收到的数据中产生数目减少了的测试数据位，以及把数目减少了的压缩数据位路由到第二组公共数据线上。
24、权利要求21的存储器件，其中多个存储库包括多于四个的存储库。
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