CN102651231B - 半导体存储器件 - Google Patents

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Abstract

本发明公开了一种半导体存储器件，包括：读取电路，所述读取电路被配置为在测试模式期间响应于读取使能信号和多个存储体地址而顺序地输出与要测试的所有存储体相对应的多个压缩数据；以及焊盘，所述焊盘被配置为将从读取电路顺序输出的压缩数据传送到半导体存储器件的外部。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2011年2月28日提交的韩国专利申请No.10-2011-0017804的优先权，其全部内容通过引用合并在此。
技术领域
本发明的示例性实施例涉及半导体设计技术，更具体地涉及半导体存储器件的测试项目。
背景技术
一般而言，诸如动态随机存取存储器(DRAM)器件的半导体存储器件支持各种测试项目。执行各种测试是为了降低半导体存储器件的生产成本并提高成品率。在这些测试之中，并行测试能够允许较短的测试时间。
下面说明并行测试的背景。高速地测试数以千计的存储器单元以及高可靠性地测试半导体存储器件是重要的。特别地，由于缩短产品的到出货之前为止的测试时间以及缩短用于开发半导体存储器件的时间直接影响产品的生产成本，因此，就生产效率和制造商之间的竞争而言，缩短测试时间是重要的问题。现有的半导体存储器件针对每个存储器单元(memory cell)进行测试以便检查存储器单元是否发生故障。随着半导体存储器件的高度集成化，测试时间与集成度成比例地增长。为了减少针对故障测试所花费的时间，提出了并行测试。并行测试的执行过程如下。
简略地说，在并行测试中，在多个单元中写入相同的数据。然后，当利用异或门从所述单元读取到相同的数据时，输出“1”且对所述单元做出合格判定。当从所述单元中的任何一个读取到不同的数据时，输出“0”并做出故障判定。这种并行测试并非针对每个存储器单元来执行，而是通过同时激活许多个存储体(bank)并执行写入和读取操作来执行。因此，并行测试可以缩短测试时间。
与此同时，双数据速率3(Double Data Rate 3，DDR3)动态随机存取存储器(DRAM)器件支持X4模式和X8模式的并行测试。X4模式使用4个焊盘来执行并行测试，而X8模式使用8个焊盘来执行并行测试。
下面以X4模式的并行测试为例并对其进行描述。
首先，参照图1来描述现有的半导体存储器件的读取路径。
图1是说明现有的半导体存储器件的读取路径的框图。
参见图1，现有的半导体存储器件的读取路径包括第一至第八存储体111、112、113、114、115、116、117和118，第一至第八存储体111、112、113、114、115、116、117和118中的每个包括具有多个存储器单元的存储器单元阵列；第一至第八压缩模块121、122、123、124、125、126，127和128，所述第一至第八压缩模块121、122、123、124、125、126，127和128分别将从第一至第八存储体111至118输出的第一至第八存储体数据TGIO#<0:127>压缩，并且单独地输出第一至第八压缩数据GIO_OT#<0:7>；以及读取电路130，所述读取电路130响应于第一至第八压缩数据GIO_OT#<0:7>和读取使能信号DRV_EN而将第一至第四读取数据DATA_DRV<0:3>分别输出到第一至第四焊盘DQ0、DQ1、DQ2和DQ3。这里，第一至第八存储体数据TGIO#<0:127>经由设置在核心区域中的第一全局输入/输出线来传送，而从每个压缩模块输出的第一至第八压缩数据GIO_OT#<0:7>经由设置在外围区域中的第二全局输入/输出线来传送。
与此同时，读取电路130包括第一至第四管道锁存器(pipe latch)131A、133A、135A和137A以及第一至第四输出电路131B、133B、135B和137B。第一管道锁存器131A将从第一压缩模块121和第二压缩模块122中的任一个输出的多个第一压缩数据GIO_OT0<0:7>或多个第二压缩数据GIO_OT1<0:7>串行化，以输出第一串行数据DOUT<0>。第二管道锁存器133A将从第三压缩模块123和第四压缩模块124中的任一个输出的多个第三压缩数据GIO_OT2<0:7>或多个第四压缩数据GIO_OT3<0:7>串行化，以输出第二串行数据DOUT<1>。第三管道锁存器135A将从第五压缩模块125和第六压缩模块126中的任一个输出的多个第五压缩数据GIO_OT4<0:7>或多个第六压缩数据GIO_OT5<0:7>串行化，以输出第三串行数据DOUT<2>。第四管道锁存器137A将从第七压缩模块127和第八压缩模块128中的任一个输出的多个第七压缩数据GIO_OT6<0:7>或多个第八压缩数据GIO_OT7<0:7>串行化，以输出第四串行数据DOUT<3>。第一至第四输出电路131B、133B、135B和137B响应于读取使能信号DRV_EN而将第一至第四串行数据DOUT<0:3>作为第一至第四读取数据DATA_DRV<0:3>输出到第一至第四焊盘DQ0至DQ3。
接下来参照图2和图3描述现有的半导体存储器件的写入路径。
图2是说明现有的半导体存储器件的写入路径的框图，且图3是说明图2所示的写入电路的内部的示意图。
参见图2，现有的半导体存储器件的写入路径包括：第一至第四焊盘DQ0至DQ3，所述第一至第四焊盘DQ0至DQ3从半导体存储器件的外部接收第一至第四写入数据DIN<0:3>；和写入电路140，所述写入电路140响应于数据选通信号DQS和DQSB、写入使能信号GIO_EN和经由第一至第四焊盘DQ0至DQ3传送来的第一至第四写入数据DIN<0:3>而产生第一至第六十四阵列数据GIO_OT<0:63>。这里，第一至第六十四阵列数据GIO_OT<0:63>经由全局输入/输出线来传送。所述全局输入/输出线与传送第一至第八压缩数据GIO_OT#<0:7>的第二全局输入/输出线相对应。
与此同时，写入电路140包括第一至第四数据阵列模块141、143、145和147。第一至第四数据阵列模块141、143、145和147响应于数据选通信号DQS和DQSB以及写入使能信号GIO_EN来安排与其相对应的第一至第四写入数据DIN<0:3>，并将数据加载在64个全局输入/输出线之中的与其相对应的16个全局输入/输出线上。例如，如图3所示，第一数据阵列模块141响应于数据选通信号DQS和DQSB以及写入使能信号GIO_EN来安排第一写入数据DIN<0>并输出16个第一阵列数据GIO_OT#<0>和GIO_OT#<4>。当然，尽管图中未示出，但是第二数据阵列模块143响应于数据选通信号DQS和DQSB以及写入使能信号GIO_EN来安排第二写入数据DIN<1>并输出16个第二阵列数据GIO_OT#<1>和GIO_OT#<5>。此外，第三数据阵列模块145响应于数据选通信号DQS和DQSB以及写入使能信号GIO_EN来安排第三写入数据DIN<2>并输出16个第三阵列数据GIO_OT#<2>和GIO_OT#<6>。第四数据阵列模块147响应于数据选通信号DQS和DQSB以及写入使能信号GIO_EN来安排第四写入数据DIN<3>并输出16个第四阵列数据GIO_OT#<3>和GIO_OT#<7>。结果，64个阵列数据GIO_OT#<0:7>被输出作为第一至第六十四阵列数据GIO_<0:63>。
下面描述具有上述结构的半导体存储器件的操作。
在本说明书中，以先写入操作后读取操作的顺序来描述该操作。
首先描述半导体存储器件的写入操作。
当根据写入操作经由第一至第四焊盘DQ0至DQ3施加第一至第四写入数据DIN<0:3>时，第一至第四数据阵列模块141至147响应于数据选通信号DQS和DQSB来安排第一至第四写入数据DIN<0:3>，响应于写入使能信号GIO_EN来驱动总共64个全局输入/输出线(每个数据阵列模块对应16个全局输入/输出线)，并且将第一至第六十四阵列数据GIO_<0:63>加载在64个全局输入/输出线上。
加载在64个全局输入/输出线上的第一至第六十四阵列数据GIO_<0:63>被写入第一至第八存储体111至118中。
下面描述半导体存储器件的读取操作。
首先，当第一存储体111、第二存储体113、第三存储体115和第四存储体117根据读取操作而被激活时，第一存储体数据TGIO0<0:127>、第二存储体数据TGIO1<0:127>、第三存储体数据TGIO2<0:127>和第四存储体数据TGIO3<0:127>被输出。然后，第一压缩模块121、第三压缩模块123、第五压缩模块125和第七压缩模块127将第一存储体数据TGIO0<0:127>、第二存储体数据TGIO1<0:127>、第三存储体数据TGIO2<0:127>和第四存储体数据TGIO3<0:127>压缩，并分别输出第一压缩数据GIO_OT0<0:7>、第三压缩数据GIO_OT2<0:7>、第五压缩数据GIO_OT4<0:7>和第七压缩数据GIO_OT6<0:7>。
接着，第一至第四管道锁存器131A、133A、135A和137A将第一压缩数据GIO_OT0<0:7>、第三压缩数据GIO_OT2<0:7>、第五压缩数据GIO_OT4<0:7>和第七压缩数据GIO_OT6<0:7>串行化，并输出第一至第四串行数据DOUT<0:3>。
第一至第四输出电路131B、133B、135B和137B响应于读取使能信号DRV_EN而将第一至第四串行数据DOUT<0:3>作为第一至第四读取数据DATA_DRV<0:3>输出到第一至第四焊盘DQ0至DQ3。
因此，基于经由第一至第四焊盘DQ0至DQ3输出的第一至第四读取数据DATA_DRV<0:3>来对第一存储体111、第二存储体113、第三存储体115和第四存储体117做出合格/故障判定。
随后，当第五存储体112、第六存储体114、第七存储体116和第八存储体118被激活时，第五存储体数据TGIO4_<0:127>、第六存储体数据TGIO5_<0:127>、第七存储体数据TGIO6_<0:127>和第八存储体数据TGIO7_<0:127>被输出。然后，第二压缩模块122、第四压缩模块124、第六压缩模块126和第八压缩模块128将第五存储体数据TGIO4_<0:127>、第六存储体数据TGIO5_<0:127>、第七存储体数据TGIO6_<0:127>和第八存储体数据TGIO7_<0:127>压缩，并分别输出第二压缩数据GIO_OT1<0:7>、第四压缩数据GIO_OT3<0:7>、第六压缩数据GIO_OT5<0:7>和第八压缩数据GIO_OT7<0:7>。
接着，第一至第四管道锁存器131A、133A、135A和137A将第二压缩数据GIO_OT1<0:7>、第四压缩数据GIO_OT3<0:7>、第六压缩数据GIO_OT5<0:7>和第八压缩数据GIO_OT7<0:7>串行化，并输出第一至第四串行数据DOUT<0:3>。
第一至第四输出电路131B、133B、135B和137B响应于读取使能信号DRV_EN而将第一至第四串行数据DOUT<0:3>作为第一至第四读取数据DATA_DRV<0:3>输出到第一至第四焊盘DQ0至DQ3。
因此，基于经由第一至第四焊盘DQ0至DQ3输出的第一至第四读取数据DATA_DRV<0:3>来对第五存储体112、第六存储体114、第七存储体116和第八存储体118做出合格/故障判定。
由于具有上述结构的现有半导体存储器件一次同时激活许多个存储体并对数据执行写入/读取操作，因此可以测试时间缩短。
具有上述结构的现有半导体存储器件具有以下缺点。
如上所述，在X4模式的并行测试期间使用第一至第四焊盘DQ0至DQ3。相比于针对每个存储器单元执行测试操作的情况，并行测试操作无疑减少了测试时间。然而，当一次对多个半导体存储器件全部执行并行测试时，在缩短测试时间方面存在限制。
发明内容
本发明的示例性实施例涉及一种可以在执行并行测试时使总测试时间最小化的半导体存储器件。
本发明的其它示例性实施例涉及一种可以通过支持X1模式的并行测试而经由一个焊盘执行并行测试的半导体存储器件。
根据本发明的一个示例性实施例，一种半导体存储器件包括：读取电路，所述读取电路被配置为在测试模式期间响应于读取使能信号和多个存储体地址而顺序地输出与要测试的所有存储体相对应的多个压缩数据；以及焊盘，所述焊盘被配置为将从读取电路顺序输出的压缩数据传送到半导体存储器件的外部。
根据本发明的另一个示例性实施例，一种半导体存储器件包括：多个存储体；多个压缩模块，所述多个压缩模块被配置为分别将由所述存储体提供的多个第一读取数据压缩，并输出多个第二读取数据；多个管道锁存器，所述多个管道锁存器被配置为锁存第二读取数据并串行地输出第三读取数据；输出控制器，所述输出控制器被配置为响应于读取使能信号和多个存储体地址而从所述管道锁存器接收第三读取数据并顺序地输出第四读取数据；以及焊盘，所述焊盘被配置为将从输出控制器顺序输出的第四读取数据传送到半导体存储器件的外部。
根据本发明的又一个示例性实施例，一种半导体存储器件包括：焊盘，所述焊盘被配置为从半导体存储器件的外部接收第一写入数据；以及写入电路，所述写入电路被配置为响应于测试模式信号、数据选通信号、写入使能信号和从焊盘传送来的第一写入数据来产生要被写入要测试的所有存储体的存储器单元中的多个第二写入数据。
附图说明
图1是说明现有的半导体存储器件的读取路径的框图。
图2是说明现有的半导体存储器件的写入路径的框图。
图3是说明图2所示的写入电路的第一数据阵列模块的示意图。
图4是说明根据本发明的一个示例性实施例的半导体存储器件的读取路径的框图。
图5是图4所示的第一存储体和第一压缩模块的输出的框图。
图6是示例性地说明图5所示的第一压缩单元的示意图。
图7是示例性地说明图4所示的输出控制器的框图。
图8是示例性地说明图7所示的输出转换单元的框图。
图9是示例性地说明图8所示的选择信号发生元件的内部电路图。
图10是示例性地说明图8所示的顺序传送元件的内部电路图。
图11是示例性地说明图7所示的输出驱动单元的框图。
图12是说明根据本发明的一个示例性实施例的半导体存储器件的写入路径的框图。
图13是示例性地说明图12所示的写入电路的框图。
图14是示例性地说明图13所示的第一数据发生单元的框图。
图15是示例性地说明图14所示的第一锁存器的内部电路图。
图16是示例性地说明图13所示的第一数据阵列模块的框图。
图17是示例性地说明图16所示的第一数据阵列单元的内部电路图。
图18是描述根据本发明的一个示例性实施例的半导体存储器件中的写入路径的操作的时序图。
图19是描述根据本发明的一个示例性实施例的半导体存储器件中的读取路径的操作的时序图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当理解为限于本文所描述的实施例。确切地说，提供这些实施例使得对于本领域技术人员而言，本说明书将是清楚且完整的，并且将充分传达本发明的范围。在整个说明书中，在本发明的各个附图和实施例中相同的附图标记表示相同的部件。此外，附图标记中用来表示各种不同信号的符号“#”对应于所有的数字。
图4是说明根据本发明的一个示例性实施例的半导体存储器件的读取路径的框图。
参见图4，读取路径包括：第一至第八存储体211、212、213、214、215、216、217和218；第一至第八压缩模块221、222、223、224、225、226、227和228，所述第一至第八压缩模块221、222、223、224、225、226、227和228将第一至第八存储体数据TGIO#<0:127>压缩并输出第一至第八压缩数据GIO_OT#<0:7>；读取电路230，所述读取数据230响应于第一和第二存储体地址BK<0:1>和读取使能信号DRV_EN来顺序地输出第一至第八压缩数据GIO_OT#<0:7>；以及焊盘DQ0，所述焊盘DQ0用于传送从读取电路230顺序输出的读取数据DATA_DRV。这里，第一至第八存储体数据TGIO#<0:127>经由设置在核心区域中的第一全局输入/输出线来传送，且第一至第八压缩数据GIO_OT#<0:7>经由设置在外围区域中的第二全局输入/输出线来传送。
图5是说明图4所示的第一存储体211和第一压缩模块221的输出的框图，且图6是示例性地说明图5所示的第一压缩单元221_1的示意图。
参见图5，尽管没有示出第一存储体211的细节，但第一存储体211的内部所包括的存储器单元被划分为8个八比特组区域OT。每个八比特组区域包括上区域UP和下区域DN。具有这种结构的第一存储体211在读取操作期间将两个八比特组区域OT配对，并将第一至第八下存储体数据TGIO_OT#_DN<0:7>和第一至第八上存储体数据TGIO_OT#_UP<0:7>输出到第一压缩模块221。这里，第一至第八下存储体数据TGIO_OT#_DN<0:7>和第一至第八上存储体数据TGIO_OT#_UP<0:7>与图4的第一存储体数据TGIO0<0:127>相对应，并且它们经由总共128个第一全局输入/输出线GL1输出至第一压缩模块221。
第一压缩模块221包括第一至第八压缩单元221_1、221_2、221_3、221_4、221_5、221_6、221_7和221_8。第一至第八压缩单元221_1至221_8将第一至第八下存储体数据TGIO_OT#_DN<0:7>和第一至第八上存储体数据TGIO_OT#_UP<0:7>之中的相应数据的对压缩，并将第一至第八单元压缩数据GIO_OT0<#>输出给读取电路230，所述第一至第八下存储体数据TGIO_OT#_DN<0:7>和第一至第八上存储体数据TGIO_OT#_UP<0:7>是通过将来自第一存储体211的两个八比特组区域OT进行配对而提供的。例如，如图6所示，第一压缩单元221_1将第一下存储体数据TGIO_OT0_DN<0:7>和第二下存储体数据TGIO_OT1_DN<0:7>压缩，并输出第一单元压缩数据GIO_OT0<0>。第一至第八单元压缩数据GIO_OT0<#>对应于图4的第一压缩数据GIO_OT0<0:7>，且第一至第八单元压缩数据GIO_OT0<#>经由总共8个第二全局输入/输出线GL2输出到读取电路230。
与此同时，第二至第八存储体212至218与第一存储体211具有相同的结构，且第二至第八压缩模块222至228与第一压缩模块221具有相同的结构。因此，本文省略对第二至第八存储体212至218以及第二至第八压缩模块222至228的进一步描述。
再次参见图4，读取电路230包括第一至第四管道锁存器231、233、235和237以及输出控制器239。第一至第四管道锁存器231至237锁存第一至第八压缩数据GIO_OT#<0:7>并输出第一至第四串行数据DOUT<0:3>。输出控制器239响应于第一和第二存储体地址BK<0:1>以及读取使能信号DRV_EN来顺序地输出从第一至第四管道锁存器231至237输出的第一至第四串行数据DOUT<0:3>。这里，第一管道锁存器231将分别从第一压缩模块221和第二压缩模块222输出的第一压缩数据GIO_OTO<0:7>或第二压缩数据GIO_OT1<0:7>串行化，并输出第一串行数据DOUT<0>。第二管道锁存器233将分别从第三压缩模块223和第四压缩模块224输出的第三压缩数据GIO_OT2<0:7>或第四压缩数据GIO_OT3<0:7>串行化，并输出第二串行数据DOUT<1>。第三管道锁存器235将分别从第五压缩模块225和第六压缩模块226输出的第五压缩数据GIO_OT4<0:7>或第六压缩数据GIO_OT5<0:7>串行化，并输出第三串行数据DOUT<2>。第四管道锁存器237将分别从第七压缩模块227和第八压缩模块228输出的第七压缩数据GIO_OT6<0:7>或第八压缩数据GIO_OT7<0:7>串行化，并输出第四串行数据DOUT<3>。与此同时，图7至图11图示了输出控制器239。
图7是示例性地说明图4所示的输出控制器239的框图。图8是示例性地说明图7所示的输出转换单元的框图。图9是示例性地说明图8所示的选择信号发生元件的内部电路图。图10是示例性地说明图8所示的顺序传送元件的内部电路图。图11是示例性地说明图7所示的输出驱动单元的框图。
参见图7，输出控制器239包括输出转换单元239A和输出驱动单元239B。输出转换单元239A响应于第一和第二存储体地址BK<0:1>而将从第一至第四管道锁存器231至237输出的第一至第四串行数据DOUT<0:3>串行化并输出串行数据DOUTB。输出驱动单元239B响应于读取使能信号DRV_EN而将串行数据DOUTB输出到一个焊盘DQ0。
这里，如图8所示，输出转换单元239A包括选择信号发生元件239A_1和顺序传送元件239A_3。选择信号发生元件239A_1通过将第一和第二存储体地址BK<0:1>译码而产生顺序使能的第一至第四选择信号SEL<0:3>和第一至第四反相选择信号SELB<0:3>。顺序传送元件239A_3响应于第一至第四选择信号SEL<0:3>和第一至第四反相选择信号SELB<0:3>而顺序地传送第一至第四串行数据DOUT<0:3>并输出串行数据DOUTB。
如图9所示，选择信号发生元件239A_1包括反相单元239A_11和逻辑组合器239A_13。反相单元239A_11将第一和第二存储体地址BK<0:1>反相并输出第一和第二反相存储体地址BKB<0:1>。逻辑组合器239A_13通过将第一和第二存储体地址BK<0:1>与从反相单元239A_11输出的第一和第二反相存储体地址BKB<0:1>进行逻辑组合(例如，通过执行“与非”运算)，来输出第一至第四选择信号SEL<0:3>和SELB<0:3>。
顺序传送元件239A_3具有四个三态反相器的输出并联耦接的结构，如图10所示。每个三态反相器响应于第一至第四选择信号SEL<0:3>和SELB<0:3>来顺序地输出第一至第四串行数据DOUT<0:3>。这里，输出的数据是串行数据DOUTB，所述串行数据DOUTB是第一至第四串行数据DOUT<0:3>的反相数据。
参见图11，输出驱动单元239B包括预驱动元件239B_1和主驱动元件239B_3。预驱动元件239B_1响应于读取使能信号DRV_EN而对从输出转换单元239A输出的串行数据DOUTB的转换速率(slew rate)进行控制，以输出第一和第二预读取数据DATAR和DATAF。主驱动元件239B_3通过控制预驱动元件239B_1的第一和第二预读取数据DATAR和DATAF的驱动力来输出读取数据DATA_DRV。由于预驱动元件239B_1和主驱动元件239B_3是已知的技术，因此本文省略对它们的详细描述。
图12是说明根据本发明的一个示例性实施例的半导体存储器件的写入路径的框图。
参见图12，根据本发明的一个示例性实施例的半导体存储器件的写入路径包括一个焊盘DQ0和写入电路240。焊盘DQ0从半导体存储器件的外部接收写入数据DIN。写入电路240响应于测试模式信号TP32X1、数据选通信号DQS和DQSB、写入使能信号GIO_EN以及经由焊盘DQ0传送来的写入数据DIN而产生第一至第六十四阵列数据GIO_<0:63>。这里，焊盘DQ0供读取路径和写入路径共同使用，且写入数据DIN具有预定的突发长度。此外，第一至第六十四阵列数据GIO_<0:63>被加载在全局输入/输出线上。全局输入/输出线与图4所示的用于读取路径的第二全局输入/输出线GL2相同。
图13是示例性地说明图12所示的写入电路240的框图。图14是示例性地说明图13所示的第一数据发生单元241的框图。图15是示例性地说明图14所示的第一锁存器241A_1的内部电路图。图16是示例性地说明图13所示的第一数据阵列模块243A的框图。图17是示例性地说明图16所示的第一数据阵列单元243A_1的内部电路图。
参见图13，写入电路240包括第一数据发生单元241和第二数据发生单元243。第一数据发生单元241响应于写入数据DIN和数据选通信号DQS和DQSB来产生第一至第八源数据TDIN<0:7>。第二数据发生单元243响应于第一至第八源数据TDIN<0:7>、测试模式信号TP32X1、数据选通信号DQS和DQSB以及写入使能信号GIO_EN来产生第一至第六十四阵列数据GIO_<0:63>。这里，第二数据发生单元243包括第一至第四数据阵列模块243A、243B、243C和243D，以下对其进行详细描述。
参见图14，第一数据发生单元241包括第一至第八锁存器241A_1、241A_3、241A_5、241A_7、241B_1、241B_3、241B_5和241B_7，所述第一至第八锁存器241A_1、241A_3、241A_5、241A_7、241B_1、241B_3、241B_5和241B_7通过基于数据选通信号DQS和DQSB将写入数据DIN移位来产生第一至第八源数据TDIN<0:7>。例如，第一至第八锁存器241A_1至241B_7可以被实现为D触发器，如图15所示。
如前所述，第二数据发生单元243包括第一至第四数据阵列模块243A至243D。由于第一至第四数据阵列模块243A至243D具有相同的结构，因此为了描述简便起见，以第一数据阵列模块243A作为代表实例来描述。参见图16，第一数据阵列模块243A包括第一至第八数据阵列单元243A_1、243A_2、243A_3、243A_4、243A_5、243A_6、243A_7和243A_8，所述第一至第八数据阵列单元243A_1、243A_2、243A_3、243A_4、243A_5、243A_6、243A_7和243A_8响应于写入数据DIN、数据选通信号DQS和DQSB、写入使能信号GIO_EN和测试模式信号TP32X1来安排第一至第八源数据TDIN<0:7>并产生第一至第六十四阵列数据GIO_<0:63>之中的相应的第一至第十六阵列数据GIO_OT#<0>和GIO_OT#<4>。这里，以第一数据阵列单元243A_1作为代表实例并进行描述。
参见图17，第一数据阵列单元243A_1包括第一输入元件243A_11和线驱动元件243A_13。第一输入元件243A_11响应于测试模式信号TP32X1来选择性地接收第一源数据TDIN<6>。线驱动元件243A_13响应于写入使能信号GIO_EN以及经由第一输入元件243A_11输入的第一源数据TDIN<6>而将第一和第二阵列数据GIO_OT6<0>和GIO_OT6<4>加载在相应的第二全局输入/输出线GL2上。
线驱动元件243A_13包括锁存部243A_131、第一和第二传送部243A_133和243A_135、以及第一和第二驱动部243A_137和243A_139。锁存部243A_131锁存经由第一输入元件243A_11输入的第一源数据TDIN<6>。第一和第二传送部243A_133和243A_135响应于写入使能信号GIO_EN来选择性地传送锁存在锁存部243A_131中的数据。第一和第二驱动部243A_137和243A_139响应于第一和第二传送部243A_133和243A_135的输出来驱动相应的第二全局输入/输出线GL2。
与此同时，第一数据阵列单元243A_1还包括第二输入元件243A_15和阻止元件243A_17。第二输入元件243A_15在正常模式期间接收经由焊盘DQ0施加的写入数据DIN，所述正常模式是测试模式信号TP32X1被禁止的状态。阻止元件243A_17响应于测试模式信号TP32X1来切断第二输入元件243A_15。
下面参照图18和图19来详细描述根据本发明的一个示例性实施例的具有上述结构的半导体存储器件的操作。
图18是描述根据本发明的一个示例性实施例的在X1模式的并行测试期间半导体存储器件中的写入路径的操作的时序图。图19是描述根据本发明的一个示例性实施例的在X1模式的并行测试期间半导体存储器件中的读取路径的操作的时序图。
参见图18，当施加写入命令WT时，在写入潜伏时间之后经由一个焊盘DQ0输入突发长度为“8”的写入数据DIN B0至B7。
然后，第一数据发生单元241通过基于数据选通信号DQS和DQSB将写入数据DIN移位来产生第一至第八源数据TDIN<0:7>。第二数据发生单元243响应于第一至第八源数据TDIN<0:7>、测试模式信号TP32X1、数据选通信号DQS和DQSB以及写入使能信号GIO_EN来产生第一至第六十四阵列数据GIO_<0:63>。
详细解释产生第一至第六十四阵列数据GIO_<0:63>的过程为：第一数据阵列模块243A响应于数据选通信号DQS和DQSB以及测试模式信号TP32X1来安排第一至第八源数据TDIN<0:7>。第二数据阵列模块243B响应于数据选通信号DQS和DQSB以及测试模式信号TP32X1来安排第一至第八源数据TDIN<0:7>。第三数据阵列模块243C响应于数据选通信号DQS和DQSB以及测试模式信号TP32X1来安排第一至第八源数据TDIN<0:7>。第四数据阵列模块243D响应于数据选通信号DQS和DQSB以及测试模式信号TP32X1来安排第一至第八源数据TDIN<0:7>。在此状态下，当写入使能信号GIO_EN被使能时，第一数据阵列模块243A将第一至第六十四阵列数据GIO_<0:63>之中的第一至第十六阵列数据GIO_OT#<0>和GIO_OT#<4>加载在相应的16个第二全局输入/输出线GL2上。第二数据阵列模块243B将第一至第六十四阵列数据GIO_<0:63>之中的第十七至第三十二阵列数据GIO_OT#<1>和GIO_OT#<5>加载在相应的16个第二全局输入/输出线GL2上。第三数据阵列模块243C将第一至第六十四阵列数据GIO_<0:63>之中的第三十三至第四十八阵列数据GIO_OT#<2>和GIO_OT#<6>加载在相应的16个第二全局输入/输出线GL2上。第四数据阵列模块243D将第一至第六十四阵列数据GIO_<0:63>之中的第四十九至第六十四阵列数据GIO_OT#<3>和GIO_OT#<7>加载在相应的16个第二全局输入/输出线GL2上。简言之，第二数据发生单元243将第一至第六十四阵列数据GIO_<0:63>加载在64个第二全局输入/输出线GL2上。在图中，为了描述简便起见，概念性地描述加载阵列数据GIO_OT#<0>和GIO_OT#<4>、GIO_OT#<1>和GIO_OT#<5>、GIO_OT#<2>和GIO_OT#<6>、以及GIO_OT#<3>和GIO_OT#<7>的过程。
因此，加载在64个第二全局输入/输出线GL2上的第一至第六十四阵列数据GIO<0:63>经由在写入操作期间被激活的接收器(未示出)而被加载到多个第一全局输入/输出线GL1上，并被储存到第一至第八存储体211至218中。
参见图19，当完成写入操作且施加了读取命令RD时，第一至第四存储体211、213、215和217根据不同于第一和第二存储体地址BK<0:1>的另外的存储体地址(未示出)被激活，且第一至第四存储体数据TGIO0_<0:127>、TGIO1_<0:127>、TGIO2_<0:127>和TGIO3_<0:127>从激活的第一至第四存储体211、213、215和217输出。
第一压缩模块221、第三压缩模块223、第五压缩模块225和第七压缩模块227分别将第一至第四存储体数据TGIO0_<0:127>、TGIO1_<0:127>、TGIO2_<0:127>和TGIO3_<0:127>压缩，并输出第一压缩数据GIO_OT0<0:7>、第三压缩数据GIO_OT2<0:7>、第五压缩数据GIO_OT4<0:7>和第七压缩数据GIO_OT6<0:7>。这里，第一压缩数据GIO_OT0<0:7>、第三压缩数据GIO_OT2<0:7>、第五压缩数据GIO_OT4<0:7>和第七压缩数据GIO_OT6<0:7>被加载在相应的32个第二全局输入/输出线GL2上。
因此，第一至第四管道锁存器231至237输出与第一压缩数据GIO_OT0<0:7>、第三压缩数据GIO_OT2<0:7>、第五压缩数据GIO_OT4<0:7>和第七压缩数据GIO_OT6<0:7>相对应的第一至第四串行数据DOUT<0:3>，且输出控制器239根据第一和第二存储体地址BK<0:1>以及读取使能信号DRV_EN而顺序地将第一至第四串行数据DOUT<0:3>输出到一个焊盘DQ0。
随后，第五至第八存储体212、214、216和218根据不同于第一和第二存储体地址BK<0:1>的另外的存储体地址(未示出)而被激活，且第五至第八存储体数据TGIO4_<0:127>、TGIO5_<0:127>、TGIO6_<0:127>和TGIO7_<0:127>从激活的第五至第八存储体212、214、216和218输出。
然后，第二压缩模块222、第四压缩模块224、第六压缩模块226和第八压缩模块228分别将第五至第八存储体数据TGIO4_<0:127>、TGIO5_<0:127>、TGIO6_<0:127>和TGIO7_<0:127>压缩，并输出第二压缩数据GIO_OT1<0:7>、第四压缩数据GIO_OT3<0:7>、第六压缩数据GIO_OT5<0:7>和第八压缩数据GIO_OT7<0:7>。这里，第二压缩数据GIO_OT1<0:7>、第四压缩数据GIO_OT3<0:7>、第六压缩数据GIO_OT5<0:7>和第八压缩数据GIO_OT7<0:7>被加载在其它的32个第二全局输入/输出线GL2上。
因此，第一至第四管道锁存器231至237输出与第二压缩数据GIO_OT1<0:7>、第四压缩数据GIO_OT3<0:7>、第六压缩数据GIO_OT5<0:7>和第八压缩数据GIO_OT7<0:7>相对应的第一至第四串行数据DOUT<0:3>，且输出控制器239根据第一和第二存储体地址BK<0:1>以及读取使能信号DRV_EN而顺序地将第一至第四串行数据DOUT<0:3>输出到一个焊盘DQ0。
因此，经由焊盘DQ0输出的读取数据DATA_DRV包括与第一至第八存储体211至218相对应的压缩数据。
根据本发明的示例性实施例，由于使用的是支持X1模式的半导体存储器件，因此可以一次对更多的半导体存储器件执行并行测试。因此，减少了测试时间。
根据本发明的示例性实施例，可以通过支持X1模式来增加可一次测试的半导体存储器件的数量。当假设可一次测试的输入/输出单元的数量是64时，在X1模式中可对64个半导体存储器件执行并行测试，而在X4模式中只可对16个半导体存储器件执行并行测试。因此，当在X1模式中执行并行测试时，可以将测试时间最小化。
虽然已经参照具体的实施例描述了本发明，但是本领域技术人员将清楚的是，在不脱离所附权利要求所限定的本发明的精神和范围的前提下可以进行各种变化和修改。

Claims (28)

1.一种半导体存储器件，包括：
读取电路，所述读取电路被配置为在测试模式期间响应于读取使能信号和多个存储体地址而顺序地输出与要测试的所有存储体相对应的多个压缩数据；以及
焊盘，所述焊盘被配置为将从所述读取电路顺序地输出的所述压缩数据传送到所述半导体存储器件的外部，
其中，所述读取电路包括：
多个管道锁存器，所述多个管道锁存器被配置为锁存所述压缩数据；以及
输出控制器，所述输出控制器被配置为接收所述多个存储体地址和所述读取使能信号，以及响应于所述存储体地址和所述读取使能信号来顺序地输出从所述管道锁存器输出的锁存数据，
其中，所述输出控制器包括：
输出转换单元，所述输出转换单元被配置为响应于所述存储体地址来将所述锁存数据串行化并输出串行化数据，以及
其中，所述输出转换单元包括：
选择信号发生元件，所述选择信号发生元件被配置为通过将所述存储体地址进行译码来产生被顺序地使能的多个选择信号；以及
顺序传送元件，所述顺序传送元件被配置为响应于所述选择信号来顺序地传送所述锁存数据。
2.如权利要求1所述的半导体存储器件，其中，所述压缩数据经由相应的全局输入/输出线被施加到所述读取电路。
3.如权利要求2所述的半导体存储器件，其中，所述全局输入/输出线设置在外围区域中。
4.如权利要求1所述的半导体存储器件，其中，所述输出控制器还包括：
输出驱动单元，所述输出驱动单元被配置为响应于所述读取使能信号来将从所述输出转换单元传送来的所述串行化数据输出到所述焊盘。
5.如权利要求4所述的半导体存储器件，其中，所述选择信号发生元件包括：
反相单元，所述反相单元被配置为将所述存储体地址反相，以输出反相存储体地址；以及
逻辑组合器，所述逻辑组合器被配置为将所述存储体地址与从所述反相单元输出的所述反相存储体地址进行逻辑组合，以输出所述选择信号。
6.如权利要求4所述的半导体存储器件，其中，所述顺序传送元件将所述锁存数据反相并输出反相锁存数据。
7.如权利要求4所述的半导体存储器件，其中，所述输出驱动单元包括：
预驱动元件，所述预驱动元件被配置为响应于所述读取使能信号来控制从所述输出转换单元输出的所述串行化数据的转换速率；以及
主驱动元件，所述主驱动元件被配置为控制所述预驱动元件的输出信号的驱动力。
8.如权利要求2所述的半导体存储器件，还包括：
写入电路，所述写入电路与所述焊盘相耦接，并且被配置为经由所述焊盘从所述半导体存储器件的外部接收第一写入数据，并响应于测试模式信号、数据选通信号、写入使能信号和经由所述焊盘传送来的所述第一写入数据来产生加载在所述全局输入/输出线上的多个第二写入数据。
9.如权利要求8所述的半导体存储器件，其中，经由所述焊盘传送来的所述第一写入数据具有预定的突发长度。
10.一种半导体存储器件，包括：
多个存储体；
多个压缩模块，所述多个压缩模块被配置为分别将由所述存储体提供的多个第一读取数据压缩，并输出多个第二读取数据；
多个管道锁存器，所述多个管道锁存器被配置为锁存所述第二读取数据并串行地输出第三读取数据；
输出控制器，所述输出控制器被配置为从所述管道锁存器接收所述第三读取数据，接收多个存储体地址和读取使能信号，以及响应于多个存储体地址和读取使能信号来顺序地输出第四读取数据；以及
焊盘，所述焊盘被配置为将从所述输出控制器顺序地输出的所述第四读取数据传送到所述半导体存储器件的外部，
其中，所述输出控制器包括：
输出转换单元，所述输出转换单元被配置为响应于所述存储体地址而将从所述管道锁存器接收的所述第三读取数据串行化并输出串行化的第三读取数据，以及
其中，所述输出转换单元包括：
选择信号发生元件，所述选择信号发生元件被配置为通过将所述存储体地址进行译码来产生被顺序地使能的多个选择信号；以及
顺序传送元件，所述顺序传送元件被配置为响应于所述选择信号而顺序地传送从所述管道锁存器接收的所述第三读取数据。
11.如权利要求10所述的半导体存储器件，其中，所述压缩模块的数量与所述存储体的数量一一对应。
12.如权利要求11所述的半导体存储器件，其中，所述压缩模块中的每个包括多个压缩单元，所述多个压缩单元被配置为接收所述第一读取数据之中的预定数量的数据，并行地将所接收的第一读取数据压缩，并输出所述第二读取数据。
13.如权利要求10所述的半导体存储器件，其中，所述管道锁存器锁存从所述多个压缩模块中的压缩模块组输出的所述第二读取数据。
14.如权利要求13所述的半导体存储器件，其中，所述压缩模块组包括两个或更多个压缩模块。
15.如权利要求10所述的半导体存储器件，其中，所述第一读取数据经由相应的第一全局输入/输出线输入到所述压缩模块中，以及
所述第二读取数据经由相应的第二全局输入/输出线输入到所述管道锁存器中。
16.如权利要求15所述的半导体存储器件，其中，所述第一全局输入/输出线设置在核心区域中，且所述第二全局输入/输出线设置在外围区域中。
17.如权利要求10所述的半导体存储器件，其中，所述输出控制器还包括：
输出驱动单元，所述输出驱动单元被配置为响应于所述读取使能信号而输出从所述输出转换单元传送来的所述串行化的第三读取数据。
18.如权利要求17所述的半导体存储器件，其中，所述选择信号发生元件包括：
反相单元，所述反相单元被配置为将所述存储体地址反相，以输出反相存储体地址；以及
逻辑组合器，所述逻辑组合器被配置为将所述存储体地址与从所述反相单元接收的所述反相存储体地址进行逻辑组合，以产生所述选择信号。
19.如权利要求17所述的半导体存储器件，其中，所述顺序传送元件将从所述管道锁存器接收的所述第三读取数据反相，并输出反相第三读取数据。
20.如权利要求17所述的半导体存储器件，其中，所述输出驱动单元包括：
预驱动元件，所述预驱动元件被配置为响应于所述读取使能信号来控制从所述顺序传送元件顺序传送来的数据的转换速率；以及
主驱动元件，所述主驱动元件被配置为控制所述预驱动元件的输出信号的驱动力。
21.如权利要求15所述的半导体存储器件，还包括：
写入电路，所述写入电路与所述焊盘相耦接，并且被配置为经由所述焊盘从所述半导体存储器件的外部接收第一写入数据，并响应于测试模式信号、数据选通信号、写入使能信号和经由所述焊盘传送的所述第一写入数据来产生加载在所述第二全局输入/输出线上的多个第二写入数据。
22.如权利要求21所述的半导体存储器件，其中，所述第一写入数据具有预定的突发长度。
23.如权利要求22所述的半导体存储器件，其中，所述写入电路包括：
第一数据发生单元，所述第一数据发生单元被配置为响应于所述第一写入数据和所述数据选通信号来产生多个第三写入数据；以及
第二数据发生单元，所述第二数据发生单元被配置为响应于所述第三写入数据、所述测试模式信号、所述数据选通信号和所述写入使能信号来产生所述多个第二写入数据。
24.如权利要求23所述的半导体存储器件，其中，所述第一数据发生单元包括与所述第一写入数据的突发长度相对应的数量的锁存器，所述锁存器被配置为输出所述第三写入数据。
25.如权利要求23所述的半导体存储器件，其中，所述第二数据发生单元包括多个数据阵列模块，所述多个数据阵列模块中的每个包括与所述第一写入数据的突发长度相对应的数量的数据阵列单元。
26.如权利要求25所述的半导体存储器件，其中，所述数据阵列单元包括：
第一输入元件，所述第一输入元件被配置为响应于所述测试模式信号而选择性地接收所述第三写入数据之中的相应的数据；以及
线驱动元件，所述线驱动元件被配置为响应于所述写入使能信号而将经由所述第一输入元件输入的数据加载在相应的全局输入/输出线上。
27.如权利要求26所述的半导体存储器件，其中，所述线驱动元件包括：
锁存部，所述锁存部被配置为锁存经由所述第一输入元件输入的数据；
第一传送部和第二传送部，所述第一传送部和所述第二传送部被配置为响应于所述写入使能信号来选择性地传送所述锁存部的锁存数据；以及
第一驱动部和第二驱动部，所述第一驱动部和第二驱动部被配置为响应于所述第一传送部和所述第二传送部的输出来驱动相应的第二全局输入/输出线。
28.如权利要求26所述的半导体存储器件，其中，所述数据阵列单元中的每个还包括：
第二输入元件，所述第二输入元件被配置为在正常模式期间接收经由所述焊盘施加的所述第一写入数据，所述正常模式是所述测试模式信号被禁止的状态；以及
阻止元件，所述阻止元件被配置为响应于所述测试模式信号而阻止所述第二输入元件传送所述第一写入数据。
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