KR20110002678A - 반도체 메모리장치 및 이의 테스트방법 - Google Patents

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Abstract

본 발명은 반도체 메모리장치 및 이의 테스트 방법에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 다수의 메모리그룹; 상기 메모리그룹 각각에 대응하도록 구비되어, 상기 메모리그룹으로부터 출력되는 다수의 데이터를 압축하는 다수의 압축회로; 상기 다수의 압축회로의 압축결과를 입력받아 각각의 압축결과를 순차적으로 출력하는 파이프래치; 및 상기 파이프래치의 출력 데이터를 출력패드로 구동하는 출력드라이버를 포함한다.
메모리장치, 압축테스트, 병렬테스트

Description

반도체 메모리장치 및 이의 테스트방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR TESTING THE SAME}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 반도체 메모리장치의 압축테스트에 관한 것이다.
공정 기술의 발달과 더불어 반도체 메모리장치가 고직접화 되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트장비로 장시간에 걸쳐 테스트를 하게 된다.
소자 테스트 기술은 신뢰성있게 테스트하는 것도 중요하지만, 수천만 개의 셀에 대하여 고속으로 테스트 가능하여야 한다. 특히, 반도체 메모리소자의 개발기간의 단축과 아울러 제품 출하까지 테스트시간의 단축 여부가 곧 바로 제품 제조비용(cost)에 영향을 미치기 때문에 테스트시간의 단축은 생산의 효율성 및 제조업체 간의 경쟁에서 매우 중요한 이슈로 작용하고 있다.
일반적으로 반도체 메모리장치에서는, 메모리칩(memory chip)을 생산하여 셀 의 우량/불량(pass/fail) 여부를 가리고자 할 때 1개의 셀(cell)씩 테스트를 할 경우, 고집적화된 메모리장치의 테스트시간은 오래 걸릴 뿐만 아니라 비용의 증가를 가져온다.
따라서, 테스트시간을 줄이고자 하는 목적으로 압축테스트(compress test, 병렬 테스트 라고도 함)를 사용한다. 압축 테스트는 다수의 셀에 같은 데이터를 라이트(write)한 후 리드(read)시에 배타적 오아(exclusive or) 논리 게이트를 사용하여, 다수의 셀에서 같은 데이터가 읽혀지면 '1'로서 우량(pass) 판정을 내리고, 하나라도 다른 데이터가 읽혀지면 '0'으로 불량(fail) 처리함으로써 테스트시간을 줄인다. 일반적으로, 메모리장치의 압축테스트는 번인(burn-in) 상태에서 이루어지는데, 번인 상태란 상온보다 높은 온도에서 메모리장치의 입/출력 단자에 고레벨의 전압을 인가하여, 메모리장치의 스트레스(stress)를 높인 상태를 말한다.
압축테스트시에는 메모리장치의 데이터 핀(DQ pin)을 1개만 사용하는 x1 압축방식을 많이 사용하는데, 이 경우에는 모든 메모리뱅크에서 출력된 데이터들을 하나로 압축하여 데이터 핀으로 출력한다. 즉, 하나의 데이터 핀으로는 출력되는 모든 데이터들을 압축한 결과가 출력된다.
이러한 방식으로 x1 압축테스트가 이루어질 경우에는, 전체 메모리뱅크가 우량인지 불량인지의 판정은 가능하지만, 불량이라는 결과가 나왔을시에는, 메모리장치 내의 어느 곳에서 불량이 발생했는지의 여부를 알기 어려워, 불량이 발견되었을 시에는 불량이 발생한 메모리셀을 찾기 위해 더욱 많은 시간이 걸린다는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하나의 데이터 패드만을 사용해서 압축 테스트를 하더라도 불량의 검출시 불량이 발생한 메모리셀을 쉽게 찾을 수 있도록 하는 기술에 관한 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 다수의 메모리그룹; 상기 메모리그룹 각각에 대응하도록 구비되어, 상기 메모리그룹으로부터 출력되는 다수의 데이터를 압축하는 다수의 압축회로; 상기 다수의 압축회로의 압축결과를 입력받아 각각의 압축결과를 순차적으로 출력하는 파이프래치; 및 상기 파이프래치의 출력 데이터를 출력패드로 구동하는 출력드라이버를 포함할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치는, 다수의 메모리그룹; 상기 메모리그룹 각각에 대응하도록 구비되어, 상기 메모리그룹으로부터 출력되는 데이터를 압축하는 다수의 제1압축회로; 상기 다수의 제1압축회로의 압축결과를 압축하는 제2압축회로; 다수의 입력단을 구비하여 자신의 입력단으로 입력되는 데이터들을 순차적으로 출력하는 파이프래치; 상기 파이프래치의 출력 데이터를 출력패드로 구동하는 출력드라이버; 및 모드신호에 응답하여, 상기 다수의 제1압축회로의 압축결과를 상기 다수의 입력단으로 전달하거나, 상기 제2압축회로의 압축결과를 상기 다수의 입력단으로 전달하는 선택부를 포함할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치의 테스트방법은, 각각의 메모리그룹으로부터 다수의 데이터가 출력되는 단계; 상기 다수의 데이터를 각각의 메모리 그룹별로 압축하는 단계; 및 메모리그룹별로 압축된 데이터를 출력패드로 순차적으로 출력하는 단계를 포함할 수 있다.
본 발명에서 언급되는 메모리그룹이란, 다수의 메모리셀들이 합쳐진 그룹을 의미한다. 예를 들어, 메모리뱅크 하나가 하나의 메모리그룹이 될 수도 있으며, 메모리뱅크 2개가 하나의 메모리그룹이 될 수도 있다.
본 발명에 따른 반도체 메모리장치는, 압축테스트시에, 메모리그룹 별로 압축된 압축결과를 출력패드로 연속적으로 출력한다. 따라서 불량이 검출되었을때, 불량이 어느 메모리그룹에서 발생한 것인지를 알 수 있도록 해주며, 이는 테스트효율을 크게 증가시키게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제1실시예에 따른 반도체 메모리장치의 구성도이다.
도 1에 도시된 바와 같이, 반도체 메모리장치는, 다수의 메모리그룹(BANK0, BANK1, BANK2, BANK3); 메모리그룹(BANK0, BANK1, BANK2, BANK3) 각각에 대응하도록 구비되어, 메모리그룹으로부터 출력되는 다수의 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3)를 압축하는 다수의 압축회로(110, 120, 130, 140); 다수의 압축회로(110, 120, 130, 140)의 압축결과(D0, D1, D2, D3)를 입력받아 각각의 압축결과(D0, D1, D2, D3)를 순차적으로 출력하는 파이프래치(150); 및 파이프래치(150)의 출력 데이터를 출력패드(DQ0)로 구동하는 출력드라이버(160)를 포함한다.
메모리그룹(BANK0, BANK1, BANK2, BANK3)은 다수의 메모리셀들이 합쳐진 그룹을 의미한다. 얼마만큼의 메모리셀들을 하나의 메모리그룹으로 묶을 것인지는 설계에 따라 변경될 수 있다. 제1실시예에서는 하나의 메모리뱅크(BANK)가 하나의 메모리그룹이 되는 것을 예시하였다.
압축회로(110, 120, 130, 140)는 메모리그룹마다 하나씩 대응되도록 구비되며, 자신에 대응되는 메모리그룹(BANK0, BANK1, BANK2, BANK3)으로부터 출력되는 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3)를 압축한다. 압축회로(110, 120, 130, 140)는 자신에게 입력되는 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3)가 모두 동일한 값을 가지는지 아닌지를 판단하여 그 결과(D0, D1, D2, D3)를 출력한다. 즉, 압축결과(D0, D1, D2, D3)는 압축회로(110, 120, 130, 140)로 입력된 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3)가 모두 동일한지, 또 는 하나라도 다른 데이터가 있는지의 여부를 나타낸다. 병렬 테스트시에는 모든 메모리셀에 동일한 데이터가 기록되어 있으므로, 압축회로(110, 120, 130, 140)로 입력된 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3) 중 하나라도 다른 값을 가진 데이터가 있으면, 이는 해당 메모리그룹(BANK0, BANK1, BANK2, BANK3)에 불량(fail)이 존재함을 나타낸다.
파이프래치(150, pipe latch)는 자신에게 입력된 압축결과(D0, D1, D2, D3)를 순차적으로 출력한다. 파이프래치(150)에는 다수개의 입력단이 존재하는데, 파이프래치(140)는 다수개의 입력단에 입력된 데이터를 순차적으로 출력한다. 즉, 파이프래치의 출력단으로는 D0, D1, D2, D3가 순차적으로 출력된다.
출력드라이버(160, output driver)는 파이프래치(150)의 출력을 출력패드(DQ0)로 구동한다. 출력패드(DQ0)는 출력핀(pin)에 연결된 패드(pad)를 말한다.
도 2는 도 1의 출력패드(DQ0)의 출력을 도시한 타이밍도이다.
도 2를 참조하면, 출력패드(DQ0)를 통하여 압축결과(D0, D1, D2, D3)가 순차적으로 출력되는 것을 확인할 수 있다. 메모리장치로부터 출력되는 D0, D1, D2, D3를 분석하면, 불량의 발생시에 메모리장치의 어느 곳에서 불량이 발생하였는지를 쉽게 알 수 있다. 예를 들어, D0, D2, D3은 패스를 나타내지만, D1이 불량을 나타내는 경우라면, 메모리그룹(BANK1)에서 불량이 발생하였음을 쉽게 알 수 있게 된다.
도 3은 본 발명의 제2실시예에 따른 반도체 메모리장치의 구성도이다.
도 3에 도시된 바와 같이, 반도체 메모리장치는, 반도체 메모리장치는, 다수의 메모리그룹(BANK04, BANK15, BANK26, BANK37); 메모리그룹(BANK04, BANK15, BANK26, BANK37) 각각에 대응하도록 구비되어, 메모리그룹으로부터 출력되는 다수의 데이터(DATA FROM BANK04, DATA FROM BANK15, DATA FROM BANK26, DATA FROM BANK37)를 압축하는 다수의 압축회로(310, 320, 330, 340); 다수의 압축회로(310, 320, 330, 340)의 압축결과(D04, D15, D26, D37)를 입력받아 각각의 압축결과(D04, D15, D26, D37)를 순차적으로 출력하는 파이프래치(250); 및 파이프래치(250)의 출력 데이터를 출력패드(DQ0)로 구동하는 출력드라이버(260)를 포함한다.
제2실시예의 반도체 메모리장치는 기본적으로 제1실시예와 동일하게 구성된다. 다만, 메모리장치 내에 8개의 뱅크(BANK0~7)가 구비되고, 2개의 뱅크(BANK04, BANK15, BANK26, BANK37)가 모여 하나의 메모리그룹을 형성한다는 점만이 다르다.
도 3과 같이 구성되는 경우에는, 출력패드로 D04, D15, D26, D37가 차례로 출력된다. 만약, D04, D15, D26은 패스를 나타내지만, D37이 불량을 나타내는 경우라면, 메모리그룹(BANK37) 내에서 즉 뱅크3과 뱅크7에서 불량이 발생하였음을 쉽게 알 수 있게 된다.
도 4는 본 발명의 제3실시예에 따른 반도체 메모리장치의 구성도이다.
도 4에 도시된 바와 같이, 반도체 메모리장치는, 다수의 메모리그룹(BANK0, BANK1, BANK2, BANK3); 메모리그룹(BANK0, BANK1, BANK2, BANK3) 각각에 대응하도 록 구비되어, 메모리그룹(BANK0, BANK1, BANK2, BANK3)으로부터 출력되는 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3)를 압축하는 다수의 제1압축회로(410, 420, 430, 440); 다수의 제1압축회로(410, 420, 430, 440)의 압축결과(D0, D1, D2, D3)를 압축하는 제2압축회로(450); 다수의 입력단(IN0, IN1, IN2, IN3)을 구비하여 자신의 입력단(IN0, IN1, IN2, IN3)으로 입력되는 데이터들을 순차적으로 출력하는 파이프래치(470); 파이프래치(470)의 출력 데이터를 출력패드(DQ0)로 구동하는 출력드라이버(480); 및 모드신호(MODE)에 응답하여, 다수의 제1압축회로(410, 420, 430, 440)의 압축결과(D0, D1, D2, D3)를 다수의 입력단(IN0, IN1, IN2, IN3)으로 전달하거나, 제2압축회로(450)의 압축결과(D_ALL)를 다수의 입력단(IN0, IN1, IN2, IN3)으로 전달하는 선택부(460)를 포함한다.
제1압축회로(410, 420, 430, 440)는 메모리그룹(BANK0, BANK1, BANK2, BANK3)마다 하나씩 대응되도록 구비되며, 자신에 대응되는 메모리그룹(BANK0, BANK1, BANK2, BANK3)으로부터 출력되는 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3)를 압축한다. 압축결과(D0, D1, D2, D3)는 제1압축회로(410, 420, 430, 440)로 입력된 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3)가 모두 동일한지, 또는 하나라도 다른 데이터가 있는지의 여부를 나타낸다.
제2압축회로(450)는 제1압축회로(410, 420, 430, 440)의 압축결과(D0, D1, D2, D3)를 압축한다. 제2압축회로(450)의 압축결과(D_ALL)는 압축결과(D0, D1, D2, D3)가 모두 동일한 값을 가지는지 아닌지의 정보를 가진다. 즉, 압축결과(D_ALL)는 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3) 전체가 동일한 값을 가지는지 아닌지의 정보를 가진다.
선택부(460)는 모드신호(MODE)에 응답하여 제1압축회로(410, 420, 430, 440)의 압축결과(D0, D1, D2, D3) 또는 제2압축회로(450)의 압축결과(D_ALL)를 파이프래치(470)에 전달한다. 모드신호(MODE)가 활성화되면 제1압축회로(410, 420, 430, 440)의 압축결과(D0, D1, D2, D3)를 파이프래치(470) 입력단(IN0, IN1, IN2, IN3)에 실어준다. 또한, 모드신호(MODE)가 비활성화되면 제2압축회로(450)의 압축결과(D_ALL)를 파이프래치(470) 입력단에 실어준다(이 경우에는 모든 입력단에 동일한 데이터가 입력됨). 이러한 선택부(460)는 도면에 도시된 바와 같이, 다수의 멀티플렉서(461, 462, 463, 464)로 구성될 수 있다.
파이프래치(470)는 자신의 입력단(IN0, IN1, IN2, IN3)으로 입력된 데이터를 순차적으로 출력해주며, 출력드라이버(480)는 파이프래치(470)의 출력 데이터를 출력패드(DQ0)로 구동한다.
모드신호(MODE)는 압축테스트시에 출력패드(DQ0)로 메모리그룹(BANK0, BANK1, BANK2, BANK3)별로 압축된 결과(D0, D1, D2, D3)가 출력되도록 할지 또는 모든 메모리그룹(BANK0, BANK1, BANK2, BANK3)의 데이터가 압축된 결과(D_ALL)가 출력되도록 할지를 선택해주는 신호로, 모드 레지스터 셋팅(MRS: Mode Registor Setting) 또는 테스트시의 칩 외부로부터의 신호의 입력에 의하여 논리값이 결정될 수 있다.
도 5는 도 4의 출력패드(DQ0)의 출력을 도시한 타이밍도이다.
(a) 모드신호(MODE)가 활성화된 경우에는, 출력패드(DQ0)로 제1압축회로(410, 420, 430, 440)의 압축결과(D0, D1, D2, D3)가 순차적으로 출력된다. 즉, 반도체 메모리장치는 도 2와 동일하게 동작한다.
(b) 모드신호(MODE)가 비활성화된 경우에는, 출력패드(DQ0)로 제2압축회로(450)의 압축결과(D_ALL)가 출력된다. 이 경우에는 압축결과(D_ALL)의 논리값을 확인하여 메모리장치에 불량이 존재하는지 아닌지의 여부는 알 수가 있지만, 어느 곳에서 불량이 발생하였는지의 파악은 어렵다.
도 1 내지 도 5를 다시 참조하여 본 발명에 따른 반도체 메모리장치의 테스트방법을 살펴본다.
본 발명에 따른 반도체 메모리장치의 테스트방법은, 각각의 메모리그룹(BANK0, BANK1, BANK2, BANK3)으로부터 다수의 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3)가 출력되는 단계; 다수의 데이터(DATA FROM BANK0, DATA FROM BANK1, DATA FROM BANK2, DATA FROM BANK3)를 각각의 메모리그룹별로 압축하는 단계; 및 메모리그룹별로 압축된 데이터(D0, D1, D2, D3)를 출력패드(DQ0)로 순차적으로 출력하는 단계를 포함한다.
메모리그룹 하나는 하나의 뱅크로 구성될 수도 있으며, 둘 이상의 뱅크로 구성될 수도 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 본 발명의 제1실시예에 따른 반도체 메모리장치의 구성도.
도 2는 도 1의 출력패드(DQ0)의 출력을 도시한 타이밍도.
도 3은 본 발명의 제2실시예에 따른 반도체 메모리장치의 구성도.
도 4는 본 발명의 제3실시예에 따른 반도체 메모리장치의 구성도.
도 5는 도 4의 출력패드(DQ0)의 출력을 도시한 타이밍도.

Claims (6)

  1. 다수의 메모리그룹;
    상기 메모리그룹 각각에 대응하도록 구비되어, 상기 메모리그룹으로부터 출력되는 다수의 데이터를 압축하는 다수의 압축회로;
    상기 다수의 압축회로의 압축결과를 입력받아 각각의 압축결과를 순차적으로 출력하는 파이프래치; 및
    상기 파이프래치의 출력 데이터를 출력패드로 구동하는 출력드라이버
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 메모리그룹 각각은,
    적어도 하나 이상의 메모리뱅크를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 다수의 메모리그룹;
    상기 메모리그룹 각각에 대응하도록 구비되어, 상기 메모리그룹으로부터 출력되는 데이터를 압축하는 다수의 제1압축회로;
    상기 다수의 제1압축회로의 압축결과를 압축하는 제2압축회로;
    다수의 입력단을 구비하여 자신의 입력단으로 입력되는 데이터들을 순차적으로 출력하는 파이프래치;
    상기 파이프래치의 출력 데이터를 출력패드로 구동하는 출력드라이버; 및
    모드신호에 응답하여, 상기 다수의 제1압축회로의 압축결과를 상기 다수의 입력단으로 전달하거나, 상기 제2압축회로의 압축결과를 상기 다수의 입력단으로 전달하는 선택부
    를 포함하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 메모리그룹 각각은,
    적어도 하나 이상의 메모리뱅크를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  5. 각각의 메모리그룹으로부터 다수의 데이터가 출력되는 단계;
    상기 다수의 데이터를 각각의 메모리그룹별로 압축하는 단계; 및
    메모리그룹별로 압축된 데이터를 출력패드로 순차적으로 출력하는 단계
    를 포함하는 반도체 메모리장치의 테스트 방법.
  6. 제 5항에 있어서,
    상기 메모리그룹은,
    적어도 하나 이상의 메모리뱅크를 포함하는 것을 특징으로 하는 반도체 메모리장치의 테스트방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8625363B2 (en) 2011-02-28 2014-01-07 Hynix Semiconductor Inc. Semiconductor memory device
KR101282722B1 (ko) * 2011-03-09 2013-07-04 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 테스트 방법
US8947959B2 (en) 2011-03-09 2015-02-03 Hynix Semiconductor Inc. Memory device and compressive test method for the same

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