CN109841258B - 半导体器件和包括其的系统 - Google Patents

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Abstract

本发明公开了一种半导体器件和包括所述半导体器件的系统，其涉及在半导体器件的探针测试期间检测有缺陷或失效部分的技术。所述半导体器件包括测试控制器，该测试控制器被配置为在测试信号的激活期间执行读取标志信号的计数，以及控制数据掩蔽信号在读取标志信号的第N激活时间被触发。所述半导体器件还包括单元阵列，该单元阵列被配置为在写入操作期间经由数据线接收和储存测试控制器的输出信号，以及在读取操作期间将所储存的数据输出到测试设备。

Description

半导体器件和包括其的系统
相关申请的交叉引用
本申请要求2017年11月28日提交的第10-2017-0160872号韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例总体可以涉及一种半导体器件和包括其的系统，更具体地，涉及用于在半导体器件的探针测试(probe test)期间检测有缺陷或失效部分的技术。
背景技术
随着具有更轻重量、更小尺寸和/或更低成本的半导体器件的快速发展，半导体器件已广泛应用于各种工业领域，例如电子器件、车辆和/或船舶等。半导体器件的更高可靠性和更高集成度对于包括半导体器件在内的电子设备的性能具有重要意义。
电子工业已迅速发展以实现具有更高集成度和更高可靠性的半导体器件。因此，许多开发人员和公司正在对高可靠性的半导体器件和其测试方法进行深入研究。
一般来说，半导体制造工艺可大致分为制造工艺和组装工艺。制造工艺可以在晶片上形成集成电路(IC)图案。在进入封装工艺之前，晶片必须进入测试过程以检测在构造晶片的半导体器件中存在或不存在有缺陷或失效的部分。组装工艺是用于封装通过制造工艺形成的基于晶片的半导体芯片(以下称为半导体器件)的工艺。目前，半导体器件的测试过程可能是耗时的，并且涉及昂贵的设备。
发明内容
本公开的教导针对提供一种半导体器件和包括其的系统，其基本消除了由于相关技术的限制和缺点而导致的一个或多个问题。
本公开的实施例涉及用于在半导体器件的探针测试期间检测数据掩蔽线的有缺陷部分或失效部分的技术。
根据本公开的一个实施例，一种半导体器件包括测试控制器，所述测试控制器被配置为在测试信号的激活期间执行读取标志信号的计数，以及控制数据掩蔽信号在所述读取标志信号的第N激活时间被触发。所述半导体器件还包括单元阵列，所述单元阵列被配置为在写入操作期间经由数据线接收和储存所述测试控制器的输出信号，以及在读取操作期间将储存的所述数据输出到测试设备。
根据本公开的另一实施例，一种系统包括半导体器件，所述半导体器件被配置为在测试信号的激活期间执行读取标志信号的计数，以及经由数据线将要在所述读取标志信号的第N激活时间被触发的数据掩蔽信号传送到单元阵列。该系统还包括测试设备，所述测试设备被配置为将所述测试信号输出到所述半导体器件，以及对从所述半导体器件接收到的数据的失效部分进行测试。
在一种情况下，所述半导体器件在进入并行测试模式时在所述单元阵列中执行背景写入操作。所述半导体器件还在所述并行测试模式完成时在所述测试信号的激活期间从所述单元阵列读取数据或将数据写入所述单元阵列，以及对所述数据掩蔽信号的失效部分进行测试。
应理解，本公开的上述一般描述和以下详细描述都是示例性和说明性的，并且旨在为所包括的权利要求提供支持。
附图说明
当结合附图考虑时，通过参考以下详细说明，本公开的上述和其他的特征和优点将变得明显，其中：
图1示出了根据本公开的一个实施例的包括半导体器件的系统的框图。
图2示出了图1所示的测试控制器的详细框图。
图3示出了图2所示的第一计数器电路的详细电路图。
图4示出了对图1所示的测试控制器的操作进行说明的时序图。
图5示出了对根据本公开的实施例的用于操作半导体器件的方法进行说明的流程图。
具体实施方式
现在将对本公开的实施例进行详细的说明，其示例在附图中示出。在可能的情况下，在附图中相同的附图标记用来表示相同或相似的部分。
图1示出了根据本公开的一个实施例的包括半导体器件的系统的框图。
参考图1，该系统可以包括测试设备1和半导体器件10。
测试设备1可以是用于测试半导体器件10的功能的设备。例如，测试设备1可以通过测试功能来检查半导体器件10的每个数据线的有缺陷的(或失效的)部分。
测试设备1可以在晶片级执行探针测试以验证半导体器件10的操作。测试设备1可以向半导体器件10施加电信号，可以分析对于所施加的电信号的响应信号，并且可以基于分析确定半导体器件10中是否存在有缺陷部分或失效部分。
测试设备1可以向半导体器件10传送数据掩蔽(data mask)信号DM、命令信号CMD、测试信号TM和/或地址ADD。测试设备1还可以将数据DQ传送到半导体器件10和从半导体器件10接收数据DQ。
命令信号CMD可以包括向半导体器件10传送命令所需的多个信号，例如，激活命令信号、行地址选通信号、列地址选通信号、写入使能信号、读取使能信号等。另外，地址ADD可以用于选择半导体器件10所要访问的部分，或可以用于建立半导体器件10的各种设置信息。
测试信号TM可以用于建立要被用作测试目标的半导体器件10的测试模式。测试设备1可以将测试模式改变为各种模式中的任意一种，以测试半导体器件10的有缺陷部分或失效部分。
在一些实施例中，数据掩蔽信号DM可能不用于半导体器件10的读取操作中，但它可以用于半导体器件10的写入操作中。可以与半导体器件10的增大的数据处理容量和数据处理速度成比例地使用数据掩蔽信号DM。在写入操作期间数据掩蔽信号DM可以在特定时间将特定的存储单元掩蔽。
即，当半导体器件10中储存的数据不需要根据数据模式改变时，数据掩蔽信号DM可以防止经由数据焊盘PAD接收的输入数据的一些部分被施加到内部电路。当数据掩蔽信号DM响应于命令信号CMD中的写入命令而被激活时，半导体器件10可以防止不期望的数据的输入被非计划地写入。
测试设备1可以将数据掩蔽信号DM、命令信号CMD、测试信号TM、地址ADD和数据DQ传送到半导体器件10的对应焊盘PAD。为了测试半导体器件10中的有缺陷部分或失效部分，测试设备1可以确定从半导体器件10产生的数据DQ是否正常。
半导体器件10可以包括测试控制器100和单元阵列200，如图1所示。
半导体器件10可以经由特定分配的焊盘PAD接收数据掩蔽信号DM、命令信号CMD、测试信号TM、地址ADD和数据DQ中的每个，可以产生内部数据，可以将内部数据传送到数据线，以及可以将内部数据储存在单元阵列200中。
半导体器件10，例如动态随机存取存储器(DRAM)，可以经历测试步骤，所述测试步骤用于在晶片阶段和封装阶段中检测电路的有缺陷部分或失效部分。在若干半导体器件被设计在晶片上之后，外部测试设备1可以通过在晶片的一些区域中形成的测试图案来对从半导体器件中选择的一些半导体器件(即，用于测试的单元)进行测试。以下由测试设备1进行的测试将被称为晶片级测试。
测试控制器100可以在晶片级的探针测试期间对被配置为接收数据掩蔽信号DM的数据线GIO的有缺陷部分进行检查。在写入操作期间，单元阵列200可以写入数据线GIO的数据和从测试设备1接收到的数据DQ。在读取操作期间，单元阵列200可以读取所储存的数据DQ。
对于一个实施例，测试信号TM在探针测试模式期间被激活。测试信号TM例如是用于在晶片级对数据掩蔽信号DM的失效部分进行测试的信号。
图2示出了图1所示的测试控制器100的示例的详细框图。
参考图2，测试控制器100可以包括数据掩蔽信号(DM)缓冲器110、测试脉冲发生电路120、选择电路130和锁存电路140。
DM缓冲器110可以响应于参考信号VREF对数据掩蔽信号DM进行缓冲。测试脉冲发生电路120可以响应于读取标志信号RDF和写入标志信号WTF的接收来输出计数信号OUT2。
在这种情况下，读取标志信号RDF可以响应于从测试设备1接收到的命令信号CMD中的读取使能信号而被激活。写入标志信号WTF可以响应于从测试设备1接收到的命令信号CMD中的写入使能信号而被激活。
测试脉冲发生电路120可以包括第一计数器电路121和第二计数器电路129。
在这种情况下，第一计数器电路121可以响应于读取标志信号RDF对N个比特位计数，从而可以输出计数信号OUT1。第一计数器电路121可以在读取标志信号RDF的激活期间执行计数。第一计数器电路121可以输出计数信号OUT1，并且可以在读取标志信号RDF的第N激活时间触发计数信号OUT1开或关。第一计数器电路121可以在读取标志信号RDF的第(N+1)激活时间被复位。
第二计数器电路129可以对计数信号OUT1进行计数，并基于此，可以输出计数信号OUT2。第二计数器电路129可以包括1比特位计数器，其执行1比特位计数以输出计数信号OUT2。第二计数器电路129可以响应于写入标志信号WTF来将计数操作复位。也就是，第二计数器电路129可以在计数信号OUT1的激活期间开始计数操作，并且可以响应于写入标志信号WTF停止计数操作。
选择电路130可以响应于测试信号TM来选择DM缓冲器110的输出信号与测试脉冲发生电路120的输出信号中的任意一个，并且可以输出输出信号DM_OUT。例如，当测试信号TM处于低电平时，选择电路130可以选择DM缓冲器110的输出信号，并且可以输出输出信号DM_OUT。反之，当测试信号TM处于高电平时，选择电路130可以选择计数信号OUT2，并且可以输出输出信号DM_OUT。
在这种情况下，测试信号TM可以包括并行测试模式TPARA、失效检测测试模式等。并行测试模式TPARA可以指用于在探针测试期间激活所有存储体(bank)的模式。可以使用并行测试模式TPARA以减少测试所消耗的时间。在并行测试模式TPARA期间，在半导体器件10的单元阵列200中压缩的数据被写入或读取，使得测试控制器100可以确定单元阵列200的每个单元是否正常操作。
对于各种实施例，信号、例如测试信号TM的低电平和高电平，是指信号的相对于彼此被测量的电压电平。信号的低电平电压例如对应于第一电压，该第一电压小于与信号的高电平电压相对应的第二电压。在进一步的实施例中，信号可以在它们的低电平和高电平之间触发。
失效检测测试模式可以指用于检查数据掩蔽信号DM的有缺陷部分或失效部分的测试模式。虽然并行测试模式TPARA可以通过压缩、写入和读取数据来减少测试所消耗的时间，但在一个实施例中，并行测试模式TPARA不能测试数据掩蔽信号(DM)线中是否出现有缺陷部分或失效部分。因此，对于该实施例，测试控制器100可以用于在探针测试期间检查数据掩蔽信号DM的有缺陷部分或失效部分。
锁存电路140可以锁存输出信号(DM_OUT)，并且可以将被锁存的输出信号(DM_OUT)输出到数据线GIO。锁存电路140可以锁存和对齐输出信号(DM_OUT)，并且可以将对齐的锁存数据输出到数据线GIO。
对于一个实施例，半导体器件10中所包括的锁存电路140被配置为锁存选择电路130的输出信号，并且将被锁存的输出信号输出到数据线。
在另一实施例中，测试控制器100中所包括的测试脉冲发生电路120还包括第一计数器电路121和第二计数器电路129，所述第一计数器电路121被配置为通过对读取标志信号进行计数来输出第一计数信号，以及所述第二计数器电路129被配置为通过对第一计数信号进行计数来输出第二计数信号。对于一种情况，第一计数器电路121是N比特位计数器。在另一种情况下，第二计数器电路129是1比特位计数器。在某些情况下，第二计数器电路129响应于写入标志信号而被复位。
图3示出了对图2所示的第一计数器电路121进行说明的详细电路图。
参考图3，第一计数器电路121可以包括多个单元计数器122和123、计数信号组合电路124、脉冲宽度控制(PWM)电路125和延迟电路D2。
虽然第一计数器电路121可以包括额外的单元计数器，但是为了便于描述和更好地理解本公开，图3中只示出了两个单元计数器122、123。单元计数器122、123可以对输入信号进行计数，从而可以顺序地输出多个单元计数信号CNT<0>和CNT<1>。由单元计数器122产生的单元计数信号CNT<0>可以被输入到单元计数器123的输入端子IN。
单元计数器122例如可以响应于读取标志信号RDF来执行计数操作，并且可以输出单元计数信号CNT<0>。单元计数器123可以响应于单元计数信号CNT<0>来执行计数，并且可以响应地输出单元计数器信号CNT<1>。
为了便于描述和更好地理解本公开，可以假设对于本公开的一些实施例，单元计数器122和123中的每个被实施为1比特位计数器，所述1比特位计数器被配置为执行1比特位计数。每个单元计数器122、123可以通过延迟电路D2的输出信号被复位。
计数信号组合电路124可以在多个单元计数信号CNT<0>与CNT<1>之间进行逻辑运算。计数信号组合电路124可以在多个单元计数信号CNT<0>与CNT<1>之间进行逻辑与(AND)运算。换言之，计数信号组合电路124可以包括与非(NAND)门ND1和反相器IV1。与非门ND1可以在多个单元计数信号CNT<0>与CNT<1>之间进行逻辑与非运算。反相器IV1可以将与非门ND1的输出信号反相。
PWM电路125可以响应于计数信号组合电路124的输出信号来产生具有预定脉冲宽度的计数信号OUT1。PWM电路125可以包括延迟电路D1和组合电路126。
延迟电路D1可以将计数信号组合电路124的输出信号延迟预定时间。组合电路126可以将计数信号组合电路124的输出信号与延迟电路D1的输出信号组合，从而可以输出计数信号OUT1。在这种情况下，组合电路126可以包括与非门ND2以及反相器IV2和IV3。反相器IV2可以将延迟电路D1的输出信号反相。与非门ND2可以在计数信号组合电路124的输出信号与反相器IV2的输出信号之间执行逻辑与非运算。反相器IV3可以通过将与非门ND2的输出信号反相来输出计数信号OUT1。
延迟电路D2可以将计数信号OUT1延迟预定时间，并且可以将被延迟的计数信号OUT1输出到每个单元计数器122、123的复位端子RST。也就是，延迟电路D2可以将计数信号OUT1延迟预定时间，因此能够使每个单元计数器122或123在计数信号OUT1被激活的时间段过去之后被复位。
在一个实施例中，脉冲宽度控制PWM电路125包括第二延迟电路D1，该第二延迟电路D1被配置为将计数信号组合电路124的输出信号延迟预定时间。脉冲宽度控制PWM电路125还包括组合电路126，该组合电路126被配置为将第二延迟电路D1的输出信号与计数信号组合电路124的输出信号组合。
图4示出了对图1所示的测试控制器100的操作进行说明的时序图。
参考图4，当测试信号TM被激活到高电平时，测试控制器100可以进入失效检测测试模式，用以检查数据掩蔽信号DM的有缺陷部分或失效部分。
此后，响应于从测试设备1接收到的命令信号CMD中的读取使能信号，读取标志信号RDF的每个脉冲可以在预定时间间隔被激活。之后，响应于从测试设备1接收到的命令信号CMD中的写入使能信号，写入标志信号WTF的每个脉冲可以在预定时间间隔被激活。用于读取标志信号RDF的预定时间和用于写入标志信号WTF的预定时间可以相同或不同。
第一计数器电路121可以在第一读取标志信号RDF的激活期间执行N比特位(例如，3比特位)的计数。也就是，第一计数器电路121可以按照“00”→“01”→“10”的顺序执行计数信号CNT<0:1>的计数。当3比特位的最后的单元计数信号CNT<0:1>被计数为“11”时，计数信号OUT1可以被激活。
在本公开的一个实施例中，可以根据对应的器件的模式来调整用于触发数据掩蔽信号DM的定时点。在同一存储体内，顺序地执行例如第一读取操作、数据“1”的写入操作、第二读取操作、数据“0”的写入操作、第三读取操作和数据“1”(数据掩蔽信号DM)的写入操作。结果，可以在第三读取操作的间隔处改变数据掩蔽信号DM的触发时段。因此，第一计数器电路121可以是3比特位计数器。
当第一计数器电路121是3比特位计数器时，例如，计数信号OUT1可以响应于第三读取标志信号RDF而被激活到高电平。也就是，计数信号OUT1可以通过同步于被禁止到低电平的第三读取标志信号RDF而被使能。在这种情况下，计数信号OUT1的高电平脉冲宽度可以通过PWM电路125的延迟电路D1的延迟时间来调节。
在计数信号OUT1的激活时经过第二延迟电路D2的延迟时间之后，单元计数器122和123中的每一个都可以被复位，并且单元计数信号CNT<0>可以被复位为零“0”。也就是，可以响应于延迟电路D2的延迟时间来调整每个单元计数器122或123的复位定时。
之后，第二计数器电路129可以执行计数信号OUT1的1比特位计数，并且可以响应地激活计数信号OUT2。计数信号OUT2可以在被保持在高电平脉冲时响应于第三写入标志信号WTF而被去激活。换言之，计数信号OUT2可以通过同步于使能的计数信号OUT1而被激活(或使能)到高电平，并且可以响应于第三写入标志信号WTF的禁止时间而被去激活，如图4中的虚线所示。
当测试信号TM处于高电平时，选择电路130可以输出计数信号OUT2，并且因此可以输出输出信号DM_OUT。即，在第一读取标志信号RDF和第二读取标志信号RDF被激活的时间段(A)期间，输出信号DM_OUT可以被保持在低电平。在第三读取标志信号RDF被激活的时间段(B)期间，输出信号DM_OUT可以被激活到高电平，使得选择电路130可以进入失效检测测试模式。此外，响应于第三写入标志信号WTF的禁止时间，输出信号DM_OUT可以被去激活到低电平。
在一个实施例中，第一计数信号响应于第N读取标志信号RDF而被激活，并且在预定延迟时间过去之后被去激活。在另一实施例中，第二计数信号响应于第N读取标志信号RDF而被激活，并且响应于写入标志信号WTF而被去激活。
对于一种情况，测试控制器在读取标志信号RDF的第N激活时间期间将数据掩蔽信号DM使能到高电平，并将高电平的数据掩蔽信号DM输出到数据线。在另一种情况下，测试信号TM在并行测试模式TPARA完成时被激活。
图5示出了对根据本公开的一个实施例的用于操作半导体器件的方法进行说明的流程图。
参考图5，半导体器件可以进入501并行测试模式TPARA，并且可以执行502背景写入操作，所述背景写入操作用于将相同的数据储存在单元阵列200中。
下面将描述在并行测试模式TPARA中使用的背景写入操作。例如，当在并行测试模式TPARA中执行4比特位压缩测试时，经由单个输入焊盘将数据输入到四个输入/输出(I/O)线，使得数据被写入单元阵列200中。在并行测试模式TPARA期间，半导体器件可以在四个I/O线的输出数据之间进行比较，可以将比较结果压缩为一个数据，并且可以经由I/O焊盘输出被压缩的数据。
当来自四个I/O线的输出数据彼此相同时，可以经由I/O焊盘输出高(H)电平的数据。当来自四个I/O线的输出数据彼此不同时，可以经由I/O焊盘输出低(L)电平的数据。
如上所述，将压缩数据传送到四个I/O线，使得被传送的压缩数据被写入单元阵列200。来自单元阵列200的输出数据可以基于四个I/O线而被压缩，并且可以输出比较结果。因此，可以使用较少数量的I/O焊盘对半导体器件进行测试，并且还可以使用较少数量的I/O线对各种裸片进行测试，从而减少了这种测试所消耗的时间。
在完成并行测试模式TPARA时，半导体器件可以进入503失效检测测试模式，所述失效检测测试模式用于检测数据掩蔽信号DM的有缺陷部分或失效部分。在失效检测测试模式期间，数据掩蔽信号DM可以在时间段(A)期间被固定到低电平，并且可以在时间段(B)期间被固定到高电平，如图4的时序图所示。当半导体器件进入失效检测测试模式时，半导体器件可以读取504储存在单元阵列200中的数据，并且可以以允许重复数据读取操作和数据写入操作的方式将数据重新写入504单元阵列200中。
随后，当半导体器件重新进入并行测试模式TPARA时，半导体器件可以完成505并且停止失效检测测试模式。当半导体器件进入并行测试模式TPARA时，可以再次读取506储存在单元阵列200中的数据。测试设备1可以在并行测试模式TPARA期间分析从半导体器件10读取的数据，以确定507数据是处于通过状态还是失效状态。当在并行测试模式TPARA中检测到的数据被确定为失效数据时，测试设备1可以在用于数据掩蔽信号DM的失效检测测试模式期间检测或检查508读取数据中的有缺陷部分或失效部分。
对于一些实施例，在晶片测试期间对数据线GIO的有缺陷部分或失效部分进行检查时，支持数据掩蔽信号DM/DBI(数据总线反相)引脚可能是困难的、不实际的、甚至是不可能的。因此，为了在晶片上测试半导体器件时提高测试效率，可以在必要时省略用于测试数据掩蔽信号DM的操作。通常，为了检测数据掩蔽信号DM/DBI的正常写入/读取路径上的有缺陷部分或失效部分，数据掩蔽信号DM的输出信号可以被固定到第一电平(高电平)或被固定到第二电平(低电平)，使得可以执行用于检查并行测试模式TPARA和数据线GIO的有缺陷部分或失效部分的操作。
在这种情况下，需要数次重复用于测试和确定有缺陷部分或失效部分的操作，这引起测试时间增多。具体地，当使用不支持将数据掩蔽信号DM固定到高电平或低电平的方案的器件来执行测试时，可能不能在晶片阶段(或晶片级)测试器件，使得必须在封装阶段(或封装级)对器件执行用于检查有缺陷部分或失效部分的操作。
因此，为了在晶片级的探针测试期间检测数据线GIO的有缺陷部分或失效部分，根据本公开的实施例的半导体器件和包括该半导体器件的系统可以在数据的读取或写入操作期间允许数据掩蔽信号DM被强制触发到高电平或低电平。其结果是，可以在数据DQ的测试期间测试数据掩蔽信号DM，从而减少整个测试时间。
如从上述描述中可以清楚地看出，根据本公开的提出的实施例的半导体器件和包括该半导体器件的系统可以在半导体器件的探针测试期间检查数据掩蔽线的有缺陷部分或失效部分，结果减少了测试时间和生产成本。
本领域技术人员将认识到，在不脱离本公开的精神和特征的情况下，所提出的实施例可以不同于本文中所阐述的而以其他方式执行。因此，所提出的实施例在所有方面都被解释为说明性的而非限制性的。本公开的范围应由所附权利要求及其法律等同物确定，而不是由上述说明确定。此外，在所附权利要求的含义和等同范围内的所有可能的实施例都旨在被权利要求的范围覆盖。此外，对于本领域技术人员来说明显的是，在根据详细说明和附图中所呈现的主题提交申请后，可以对权利要求进行修改。
虽然已经描述了多个说明性的实施例，但应该理解，本领域技术人员可以设计出许多其他的修改和实施例，这些修改和实施例将落入本公开原则的精神和范围内。特别是，在落入公开内容、附图和所附权利要求的范围之内的组成部件和/或设置方面可能有许多变化和修改。除了在组成部件和/或设置中的变化和修改之外，对于本领域技术人员来说，替代使用也将是明显的。
附图中的元件标记
100：测试控制器
200：单元阵列

Claims (20)

1.一种半导体器件，包括：
测试控制器，其被配置为：在用于测试数据线的失效部分的测试信号的激活期间执行读取标志信号的计数，以及控制数据掩蔽信号在所述读取标志信号的第N激活时间被触发；以及
单元阵列，其被配置为：在写入操作期间经由数据线接收和储存所述测试控制器的输出信号，以及在读取操作期间将储存的数据输出到测试设备。
2.根据权利要求1所述的半导体器件，其中，所述测试信号在探针测试模式期间被激活。
3.根据权利要求1所述的半导体器件，其中，所述测试信号是用于在晶片级对所述数据掩蔽信号的失效部分进行测试的信号。
4.根据权利要求1所述的半导体器件，其中，所述测试控制器包括：
数据掩蔽信号缓冲器，其被配置为缓冲所述数据掩蔽信号；
测试脉冲发生电路，其被配置为通过对所述读取标志信号进行计数来输出第二计数信号；以及
选择电路，其被配置为在接收所述测试信号时选择所述数据掩蔽信号缓冲器的输出信号与所述测试脉冲发生电路的输出信号中的任意一个。
5.根据权利要求4所述的半导体器件，还包括：
锁存电路，其被配置为锁存所述选择电路的输出信号，以及将被锁存的所述输出信号输出到数据线。
6.根据权利要求4所述的半导体器件，其中，所述测试脉冲发生电路包括：
第一计数器电路，其被配置为通过对所述读取标志信号进行计数来输出第一计数信号；以及
第二计数器电路，其被配置为通过对所述第一计数信号进行计数来输出所述第二计数信号。
7.根据权利要求6所述的半导体器件，其中，所述第一计数器电路是N比特位计数器。
8.根据权利要求6所述的半导体器件，其中，所述第二计数器电路是1比特位计数器。
9.根据权利要求6所述的半导体器件，其中，所述第二计数器电路响应于写入标志信号而被复位。
10.根据权利要求6所述的半导体器件，其中，所述第一计数器包括：
多个单元计数器，其被配置为执行所述读取标志信号的N比特位计数，以及输出多个单元计数信号；
计数信号组合电路，其被配置为组合所述多个单元计数信号；
脉冲宽度控制电路，其被配置为响应于所述计数信号组合电路的输出信号来输出具有预定脉冲宽度的所述第一计数信号；以及
第一延迟电路，其被配置为延迟所述第一计数信号，以及将被延迟的所述第一计数信号输出到所述多个单元计数器的复位端子。
11.根据权利要求10所述的半导体器件，其中，所述多个单元计数器中的每一个是1比特位计数器。
12.根据权利要求10所述的半导体器件，其中，所述脉冲宽度控制电路包括：
第二延迟电路，其被配置为将所述计数信号组合电路的所述输出信号延迟预定时间；以及
组合电路，其被配置为将所述第二延迟电路的输出信号与所述计数信号组合电路的所述输出信号组合。
13.根据权利要求6所述的半导体器件，其中，所述第一计数信号响应于第N读取标志信号而被激活，以及在预定延迟时间过去之后被去激活。
14.根据权利要求6所述的半导体器件，其中，所述第二计数信号响应于第N读取标志信号而被激活，以及响应于写入标志信号而被去激活。
15.根据权利要求1所述的半导体器件，其中，所述测试控制器在所述读取标志信号的第N激活时间期间将所述数据掩蔽信号使能至高电平，并且将高电平的所述数据掩蔽信号输出到所述数据线。
16.根据权利要求1所述的半导体器件，其中，所述测试信号在并行测试模式完成时被激活。
17.一种包括半导体器件的系统：
其中，所述半导体器件被配置为：在用于测试数据线的失效部分的测试信号的激活期间执行读取标志信号的计数，以及经由数据线将要在所述读取标志信号的第N激活时间被触发的数据掩蔽信号传送到单元阵列；以及
所述系统还包括：
测试设备，其被配置为将所述测试信号输出到所述半导体器件，以及对从所述半导体器件接收到的数据的失效部分进行测试。
18.根据权利要求17所述的系统，其中，所述半导体器件在进入并行测试模式时在所述单元阵列中执行背景写入操作，在所述并行测试模式完成时在所述测试信号的激活期间从所述单元阵列读取数据或将数据写入所述单元阵列，以及对所述数据掩蔽信号的失效部分进行测试。
19.根据权利要求17所述的系统，其中，所述半导体器件包括：
测试控制器，其中，所述测试控制器被配置为对所述读取标志信号进行计数，以及控制所述数据掩蔽信号以在所述读取标志信号的第N激活时间被触发；以及
其中，所述单元阵列被包括在所述半导体器件中，所述单元阵列被配置为在写入操作期间经由所述数据线接收/储存所述测试控制器的输出信号，以及在读取操作期间将储存的所述数据输出到所述测试设备。
20.根据权利要求19所述的系统，其中，所述测试控制器包括：
第一计数器电路，其被配置为通过对所述读取标志信号进行计数来输出第一计数信号；以及
第二计数器电路，其被配置为通过对所述第一计数信号进行计数来输出第二计数信号，以及通过写入标志信号而被复位。
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