JP5050303B2 - 半導体試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の試験工程において、半導体装置と外部試験装置との間に介在させて使用する半導体試験装置に関するものである。
【０００２】
近年、半導体装置の試験工程では、ウェハ上に形成されたチップに対しダイシングに先立ってウェハ状態で動作試験が行われる。また、近年の半導体装置ではその動作速度の高速化あるいは大容量化がますます進み、外部試験装置の性能が半導体装置に追随できないという問題点がある。そこで、ＢＯＳＴ（Built Out Self Test）と呼ばれるテストチップ、あるいは各チップ内にあらかじめ形成されるテスト用回路であるＢＩＳＴ（Built In Self Test）を、ウェハと外部試験装置との間に介在させて、外部試験装置の性能を補いながら、動作試験が行われている。そして、このようなＢＯＳＴあるいはＢＩＳＴを使用した動作試験の信頼性をさらに向上させることが必要となっている。
【０００３】
【従来の技術】
従来、ウェハ上に多数形成された半導体記憶装置のチップに対し、回路機能や電気的特性等の試験を行う場合には、各チップに形成されているパッドにプローブを接触させ、そのプローブが接続用ケーブルを介して試験装置に接続される。
【０００４】
そして、試験装置から送られる所定のテストプログラムに基づいて、各機能試験が行われる。
ところが、上記のようなプローブテストでは、試験装置に入力される信号波形の精度が悪く、高速で動作する半導体記憶装置に対する動作試験では信頼性を十分に確保することはできない。
【０００５】
また、近年の半導体記憶装置の動作速度は、試験装置の動作速度をはるかに超えるものであるため、この点においても信頼性に足る動作試験を行うことはできない。
【０００６】
そこで、特開２０００−１００８８０、あるいは特開平９−４９８６４では、外部試験装置と被測定回路との間に、ＢＯＳＴあるいはＢＩＳＴを介在させて、動作試験を行う試験装置が開示されている。
【０００７】
【発明が解決しようとする課題】
ところが、上記のようにＢＯＳＴあるいはＢＩＳＴを介在させた動作試験でも、タイミング依存試験あるいはパターン依存試験等のすべての試験をＢＯＳＴあるいはＢＩＳＴによる制御に基づいて行うことはできない。
【０００８】
従って、外部試験装置による低速での動作試験しか実施できない試験項目が存在するため、ウェハ状態で十分な試験保証を確保することができないという問題点がある。
【０００９】
この発明の目的は、ＢＯＳＴ及びＢＩＳＴを活用して、ウェハ状態での動作試験の信頼性を向上させ得る半導体装置の試験装置を提供することにある。
【００１０】
【課題を解決するための手段】
外部試験装置と、前記外部試験装置と試験対象のメモリチップとの間に介在され、第１試験パターンが格納されたＢＯＳＴとを有する半導体試験装置であって、前記メモリチップは、第２試験パターンが格納されたＢＩＳＴを含み、前記ＢＯＳＴは、前記メモリチップへの書き込みデータと前記メモリチップからの読み出しデータとが一致するか否かを判定する判定回路を有する。
【００１１】
【発明の実施の形態】
図１は、この発明を具体化した試験装置の概要を示す。外部試験装置１とウェハ上の被試験チップであるメモリチップ２との間には試験用チップであるＢＯＳＴ３が介在されている。
【００１２】
前記メモリチップ２には、試験用回路としてのＢＩＳＴ４があらかじめ形成され、このＢＩＳＴ４内にはパターン依存試験であるマーチ、リフレッシュ、ディスターブ、ロングサイクル等の試験パターンが格納されている。
【００１３】
前記ＢＯＳＴ３内には、パターン発生回路５と判定回路６が形成され前記外部試験装置１からＢＯＳＴ３には電源ＶDD，ＧＮＤを含むＢＯＳＴ-ＩＮ信号が入力される。
【００１４】
前記ＢＯＳＴ３からメモリチップ２内のＢＩＳＴ４には、電源ＶDD，ＧＮＤを含むＢＯＳＴ-ＯＵＴ信号が出力される。このＢＯＳＴ-ＯＵＴ信号は、ＢＩＳＴ４を稼動させるテストモード信号であり、この信号の入力によりＢＩＳＴ４はあらかじめ格納されている試験パターンに基づいて、パターン依存試験を行う。
【００１５】
そして、ＢＩＳＴ４による試験結果は、ＤＡＴＡ０〜ＤＡＴＡｎとしてＢＯＳＴ３に出力され、ＢＯＳＴ３はそのＤＡＴＡ０〜ＤＡＴＡｎに基づいて、判定回路６により試験結果が正常か否かを判定し、その判定結果が前記外部試験装置１にＤＡＴＡとして出力される。
【００１６】
前記パターン発生回路５の具体的構成を図２に従って説明する。パターンメモリー７には、外部試験装置１から制御信号としてＢＯＳＴクロックが入力され、パターンメモリー７はそのＢＯＳＴクロックに基づいて、あらかじめ格納されているタイミング依存試験のための試験パターンＰＴをタイミングジェネレータ８に出力する。
【００１７】
タイミングジェネレータ８は、基準クロック信号ＣＬＫを生成してウェーブフォーマッタ９及びカウンタ１０に出力するとともに、前記試験パターンＰＴをウェーブフォーマッタ９に出力する。
【００１８】
前記ウェーブフォーマッタ９には、前記外部試験装置１からＤＡＴＡとして期待値制御信号が入力される。そして、ウェーブフォーマッタ９は期待値制御信号に基づいて、試験パターンＰＴに対し表パターンと裏パターンのいずれかを選択してクロックバッファ１１に出力する。裏パターンは、表パターンを反転させて得られるパターンである。
【００１９】
前記カウンタ１０は、基準クロック信号ＣＬＫをカウントし、所定数のクロック信号ＣＬＫをカウントすると、カウントアップ信号を前記クロックバッファ１１に出力する。
【００２０】
前記クロックバッファ１１は、ウェーブフォーマッタ９から出力される試験パターンを、前記カウントアップ信号が入力される毎に前記メモリチップ２に出力する。
【００２１】
そして、メモリチップ２ではクロックバッファ１１から出力される試験パターンと、前記ＢＯＳＴ−ＯＵＴ信号に基づいて、タイミング依存試験が行われる。
前記判定回路６の具体的構成を図３に従って説明する。前記パターン発生回路５で生成された試験パターンＰＴが書き込みデータＷＤとしてドライバ１２を介して前記メモリチップ２に出力される。前記試験パターンＰＴは、メモリチップ２に書き込まれる書き込みデータのパターンである。
【００２２】
メモリチップ２への書き込み動作の終了後、書き込まれたデータが順次読み出されて、読み出しデータＲＤとして比較器１３に入力される。前記比較器１３には、前記書き込みデータＷＤが入力され、読み出しデータＲＤと順次比較される。
【００２３】
前記比較器１３は、入力信号が一致すれば「０」、不一致であれば「１」の出力信号を出力する。
前記比較器１３の出力信号はＰ／Ｆ判定回路１４に入力され、そのＰ／Ｆ判定回路１４には前記期待値制御信号ＤＡＴＡが入力される。そして、Ｐ／Ｆ判定回路１４は、比較器１３の出力信号が「０」であれば、期待値制御信号ＤＡＴＡと同じ値（例えば０）の判定結果を結果収納用ＲＡＭ１５に出力し、比較器１３の出力信号が「１」であれば、期待値制御信号ＤＡＴＡと逆の値（例えば１）の判定結果を結果収納用ＲＡＭ１５に出力する。
【００２４】
前記結果収納用ＲＡＭ１５は、Ｐ／Ｆ判定回路１４から出力される判定結果を順次格納する。そして、メモリチップ２からのデータ読み出し動作の終了後に、前記パターン発生回路５から結果収納用ＲＡＭ１５に出力命令信号ＯＣＭが入力されると、結果収納用ＲＡＭ１５はその格納内容を外部試験装置１に順次出力する。
【００２５】
外部試験装置１では、読み出し動作の終了後に、Ｐ／Ｆ判定回路１４から期待値制御信号ＤＡＴＡと同じ値が入力されれば、メモリチップ２が正常であると判定し、期待値制御信号ＤＡＴＡの逆の値が入力されると、メモリチップ２が不良であると判定する。
【００２６】
図１に示すように、前記判定回路６には外部試験装置１から入出力判定用電源として電源ＶDD及びグランドＧＮＤが供給される。すなわち、図４に示すように、前記判定回路６のドライバ１２及び比較器１３には、入出力判定用電源として電源ＶDD及びグランドＧＮＤが供給される。ドライバ１２は入力信号に基づいて電源ＶDDとグランドＧＮＤとの電位差を最大振幅とする出力信号を前記メモリチップ２に出力する。
【００２７】
また、比較器１３はメモリチップ２から出力される読み出しデータを、電源ＶDD及びグランドＧＮＤに基づいて生成される所定の判定レベルと比較して、その比較結果を「１」若しくは「０」の２値信号として出力する。
【００２８】
また、電源ＶDD及びグランドＧＮＤを他の電圧レベルに設定することにより、ドライバ１２の出力レベル及び比較器１３の判定レベルを任意に調整可能である。
【００２９】
図５は、図４に示す構成をさらに詳細に説明するものであり、ＢＯＳＴ３とメモリチップ２とに異なる電圧の電源が供給される場合を示す。
すなわち、メモリチップ２等の半導体の動作試験を行う場合には、電源マージン保証のために、動作保証範囲外の電源を供給することがある。また、ＢＯＳＴ３はタイミング試験用の回路等、高精度で動作させる必要がある回路を含んでいるため、例えば３．３Ｖの一定の電源を供給する必要がある。
【００３０】
図５に示すように、メモリチップ２とＢＯＳＴ３には外部試験装置１から異なる電圧の電源ＶDD1，ＶDD2が供給される。
ＢＯＳＴ３は、ＢＯＳＴ回路１６と、そのＢＯＳＴ回路１６とメモリチップ２との間に介在されるメモリチップ用Ｉ／Ｏ回路１７と、ＢＯＳＴ回路１６と外部試験装置１との間に介在される試験装置用Ｉ／Ｏ回路１８とから構成される。
【００３１】
メモリチップ２には、外部試験装置１から３．９Ｖの高電位側電源ＶDD1が供給され、ＢＯＳＴ３には外部試験装置１から３．３Ｖの高電位側電源ＶDD2が供給される。なお、メモリチップ２及びＢＯＳＴ３に供給される低電位側電源はともに電源Ｖssである。
【００３２】
そして、ＢＯＳＴ回路１６とメモリチップ２とはメモリチップ用Ｉ／Ｏ回路１７を介して信号の入出力が行われ、ＢＯＳＴ回路１６と外部試験装置１とは試験装置用Ｉ／Ｏ回路１８を介して信号の入出力が行われる。
【００３３】
メモリチップ用Ｉ／Ｏ回路１７には、出力レベル発生用電圧ＶH，ＶL及び入力レベル判定用基準電圧ＶRH，ＶRLが供給される。
前記メモリチップ用Ｉ／Ｏ回路１７の具体的構成を図６に従って説明する。メモリチップ用Ｉ／Ｏ回路１７は、ＢＯＳＴ３の入出力端子と同数のＩ／Ｏバッファ１９で構成される。
【００３４】
前記各Ｉ／Ｏバッファ１９は、ドライバ２０と比較器２１ａ，２１ｂとから構成される。前記ドライバ２０には出力レベル発生用電圧ＶH，ＶLが供給され、ドライバ２０は入力信号ＩＮに基づいて、出力レベル発生用電圧ＶH，ＶLとの電位差を最大振幅とする出力信号ＯＵＴを前記メモリチップ２に出力する。
【００３５】
前記比較器２１ａには入力レベル判定用基準電圧ＶRHが入力され、メモリチップ２から入力される信号の電圧レベルが基準電圧ＶRHより高くなったとき、Ｈレベルの出力信号をバッファ回路２２に出力する。
【００３６】
前記比較器２１ｂには入力レベル判定用基準電圧ＶRLが入力され、メモリチップ２から入力される信号の電圧レベルが基準電圧ＶRLより低くなったとき、Ｌレベルの出力信号をバッファ回路２２に出力する。前記基準電圧ＶRHは、基準電圧ＶRLより高い電圧である。
【００３７】
前記ドライバ２０の回路例を図７に示す。入力信号ＩＮはＮチャネルＭＯＳトランジスタＴr1のゲートに入力されるとともに、インバータ回路２３ａを介してＮチャネルＭＯＳトランジスタＴr2のゲートに入力される。
【００３８】
前記トランジスタＴr1のソースには電源Ｖssが供給され、ドレインはＰチャネルＭＯＳトランジスタＴr3のドレインに接続される。前記トランジスタＴr2のソースには電源Ｖssが供給され、ドレインはＰチャネルＭＯＳトランジスタＴr4のドレインに接続される。
【００３９】
前記トランジスタＴr3，Ｔr4のソースには出力レベル発生用電圧ＶHが供給され、トランジスタＴr3のゲートがトランジスタＴr4のドレインに接続され、トランジスタＴr4のゲートがトランジスタＴr3のドレインに接続される。そして、トランジスタＴr3のドレインが出力段のインバータ回路２３ｂの入力端子に接続される。
【００４０】
前記インバータ回路２３ｂには出力レベル発生用電圧ＶHが高電位側電源として供給され、出力レベル発生用電圧ＶLが低電位側電源として供給される。
上記のようなドライバ２０では、入力信号と同相の出力信号ＯＵＴがインバータ回路２３ｂから出力されるとともに、出力信号ＯＵＴは出力レベル発生用電圧ＶH，ＶLの間で変化する。
【００４１】
図８に示すように、前記ＢＯＳＴ３はコンタクタ基板２４を介してウェハ２５上に形成されるメモリチップ２に接続される。各ＢＯＳＴ３は、それぞれ一つのメモリチップ２に接続される。
【００４２】
図９に示すように、前記ＢＯＳＴ３は、コンタクタ基板２４の基板内配線に介在されるスイッチ回路２６を介してメモリチップ２に接続される。前記スイッチ回路２６はＢＯＳＴ３から出力されるイネーブル信号ＥＮに基づいて開閉される。
【００４３】
前記イネーブル信号ＥＮは、前記判定回路６内の結果収納用ＲＡＭ１５から出力される判定信号に基づいて出力され、メモリチップ２が不良である場合には、イネーブル信号ＥＮによりスイッチ回路２６が不導通となり、メモリチップ２が正常である場合には、スイッチ回路２６が導通する。
【００４４】
このような動作により、動作試験時に不良と判定されたメモリチップ２は、ＢＯＳＴ３から切り離されて、ＢＯＳＴ−ＯＵＴ信号の出力が停止される。
図１０〜図１２は、ＢＯＳＴ３とウェハ２５上のメモリチップ２との接続構成を示す。
【００４５】
図１０に示す構成では、ＢＯＳＴチップ３の表裏両面にコンタクタ２７ａが形成されている。この場合には、コンタクタ基板２４とウェハ２５との間にＢＯＳＴチップ３を挟着することにより、外部試験装置１とウェハ２５上のメモリチップ２とがＢＯＳＴチップ３を介して接続されるとともに、ＢＯＳＴチップ３がメモリチップ２に近接した状態で接続される。
【００４６】
そして、外部試験装置１からコンタクタ基板２４を介してＢＯＳＴ３にＢＯＳＴ−ＩＮ信号が入力され、ＢＯＳＴ３内で生成されたＢＯＳＴ−ＯＵＴ信号がコンタクタ２７ａを介してウェハ２５上のメモリチップ２に出力される。
【００４７】
また、ＢＯＳＴチップ３を収容するパッケージを形成し、そのパッケージの表裏両面にコンタクタを形成する構成とすれば、汎用のパッケージで異なるＢＯＳＴチップ３を収容して、コンタクタ基板２４とウェハ２５とをＢＯＳＴ３で接続することができる。
【００４８】
図１１に示す構成では、ＢＯＳＴチップ３の片面にのみコンタクタ２７ｂ，２７ｃが形成され、ＢＯＳＴチップ３の他の片面がコンタクタ基板２４に接着されている。
【００４９】
そして、コンタクタ２７ｂがワイヤボンディング２７ｄでコンタクタ基板２４に接続されている。
このような構成では、ＢＯＳＴチップ３のコンタクタ２７ｃをメモリチップ２に当接させることにより、外部試験装置１とウェハ２５上のメモリチップ２とがＢＯＳＴチップ３を介して接続されるとともに、ＢＯＳＴチップ３がメモリチップ２に近接した状態で接続される。
【００５０】
図１２に示す構成では、ＢＯＳＴチップ３の片面にコンタクタ２７ｂ，２７ｃが形成され、そのＢＯＳＴチップ３がソケット２８に収容されて、コンタクタ２７ｂ，２７ｃがソケット２８のコンタクタ２９ａ，２９ｂに接続される。
【００５１】
前記ソケット２８のコンタクタ２９ａは、同ソケット２８の外壁内を経て、同外壁上端のコンタクタ２９ｃに接続されるか、あるいはコンタクタ基板２４のコンタクタから外壁の外方に配設された配線３０を介して外壁上端のコンタクタ２９ｄに接続される。
【００５２】
前記ソケット２８には蓋３１をネジ着可能に形成され、その蓋３１に設けられたポゴピン３２が前記コンタクタ２９ｃ，２９ｄに接続される。そして、ポゴピン３２が外部試験装置１に接続される。
【００５３】
前記ソケット２８のコンタクタ２９ｂは、コンタクタ基板２４に形成されたコンタクタ３３に接続され、そのコンタクタ３３はコンタクタ基板２４を貫通して下方へ針状に突出している。
【００５４】
そして、針状のコンタクタ３３の先端がウェハ２５上のメモリチップ２に接続される。
このような構成では、ＢＯＳＴチップ３のコンタクタ２７ｂ，２７ｃをソケット２８のコンタクタ２９ａ，２９ｂに当接させることにより、外部試験装置１とウェハ２５上のメモリチップ２とがＢＯＳＴチップ３を介して接続されるとともに、ＢＯＳＴチップ３がメモリチップ２に近接した状態で接続される。
【００５５】
図１３は、メモリチップ２に対し動作試験を行う際に、ＢＯＳＴ３によりアクセス時間を測定するための構成を示す。前記ＢＯＳＴ３内のパターン発生回路５は、クロック信号ＣＬＫをメモリチップ２及び前記判定回路６に出力する。
【００５６】
前記メモリチップ２はクロック信号ＣＬＫの入力に基づいて動作して、出力信号ＤＱ（ＤＡＴＡ）を判定回路６に出力する。
前記パターン発生回路５からメモリチップ２にクロック信号ＣＬＫを出力するための配線の長さをｘとし、メモリチップ２から判定回路６に出力信号ＤＱを出力するための配線の長さをｙとしたとき、パターン発生回路５から判定回路６にクロック信号ＣＬＫを出力するための配線の長さをｘ＋ｙとする。
【００５７】
すると、メモリチップ２から判定回路６に入力される出力信号ＤＱと、パターン発生回路５から判定回路６に入力されるクロック信号ＣＬＫとの入力タイミングを比較することにより、メモリチップ２において、クロック信号ＣＬＫが入力されてから出力信号ＤＱが出力されるまでのアクセス時間を、配線ｘ，ｙによる遅延を補正するための補正回路を使用することなく測定することができる。
【００５８】
図１４は、判定回路６内に設けられるアクセス時間判定回路の構成を示す。パターン発生回路５から出力されるクロック信号ＣＬＫと、メモリチップ２から出力される出力信号ＤＱは、それぞれラッチ回路３４ａ，３４ｂに入力される。
【００５９】
ラッチ回路３４ａは、図１５に示すように、クロック信号ＣＬＫを所定の判定レベルで判定して、Ｈレベル若しくはＬレベルのアクセス信号ｃｌｋを出力し、ラッチ回路３４ｂは、図１６に示すように、出力信号ＤＱを所定の判定レベルで判定して、Ｈレベル若しくはＬレベルのアクセス信号ｄｑを出力する。
【００６０】
前記アクセス信号ｃｌｋ，ｄｑは、選択回路３５に出力される。選択回路３５は、アクセス信号ｃｌｋ，ｄｑのうち先に立ち上がる信号に基づいてＨレベルに立ち上がり、後に立ち上がる信号に基づいてＬレベルに立ち下がる出力信号を周波数カウンタ３６に出力する。
【００６１】
従って、選択回路３５はアクセス信号ｃｌｋ，ｄｑのＥＯＲ論理を出力する構成である。
前記周波数カウンタ３６には、高周波発生器３７から高周波数のパルス信号が入力される。そして、周波数カウンタ３６は選択回路３５の出力信号の立ち上がりに基づいてカウント値をリセットするとともに、高周波発生器３７の出力信号のパルス数のカウントを開始し、選択回路３５の出力信号の立ち下がりに基づいてカウントを終了する。
【００６２】
前記周波数カウンタ３６にはアクセス時間判定回路３８が接続される。そして、アクセス時間判定回路３８は周波数カウンタ３６のカウント値をあらかじめ設定されている基準値と比較して、その比較結果を出力する。
【００６３】
このような動作により、メモリチップ２のアクセス時間が所定範囲内であるか否かが判定可能となる。
メモリチップ２の出力信号ＤＱは複数ビットの出力信号が並列に出力されることが一般的である。この場合のアクセス時間測定回路を図１７に従って説明する。
【００６４】
クロック信号ＣＬＫをラッチ回路でラッチしたクロックアクセス信号ｃｌｋは、第一及び第二の周波数カウンタ３９ａ，３９ｂに入力される。
出力信号ＤＱ１〜ＤＱ３をそれぞれラッチ回路でラッチしたアクセス信号ｄｑ１〜ｄｑ３は、ＯＲ回路４０ａ及びＡＮＤ回路４１ａに入力される。そして、ＯＲ回路４０ａの出力信号は第一の周波数カウンタ３９ａに入力され、ＡＮＤ回路４１ａの出力信号は第二の周波数カウンタ３９ｂに入力される。
【００６５】
第一及び第二の周波数カウンタ３９ａ，３９ｂには、高周波数のパルス信号が入力されているものとする。
第一の周波数カウンタ３９ａは、ＯＲ回路４０ａの出力信号の立ち上がりでパルス信号のカウント動作を開始し、クロックアクセス信号ｃｌｋの立ち上がりでカウント動作を終了する。
【００６６】
第二の周波数カウンタ３９ｂは、クロックアクセス信号ｃｌｋの立ち上がりでカウント動作を開始し、ＡＮＤ回路４１ａの出力信号でカウント動作を終了する。
【００６７】
前記第一及び第二の周波数カウンタ３９ａ，３９ｂのカウント値は、アクセス時間判定回路３８で判定される。
図１８に示すように、アクセス信号ｄｑ１〜ｄｑ３の立ち上がりに時間差が生じていると、同図に示すように、前記ＯＲ回路４０ａ及びＡＮＤ回路４１ａから出力信号ｏｕｔ１，ｏｕｔ２が出力される。
【００６８】
そして、前記出力信号ｏｕｔ１に基づいて立ち上がり、出力信号ｏｕｔ２に基づいて立ち下がる信号ｅｏｒは、出力信号ｏｕｔ１，ｏｕｔ２のＥＯＲ論理を示すものであり、アクセス信号ｄｑ１〜ｄｑ３の揺らぎ（ｓｋｅｗ）を表す。
【００６９】
上記のようなアクセス時間測定回路の動作を図１９に従って説明する。同図において、信号ｅｏｒ１はアクセス信号ｄｑ１〜ｄｑ３の立ち上がりがアクセスクロック信号ｃｌｋの立ち上がりより早い場合である。
【００７０】
この場合には、信号ｅｏｒ１の立ち上がりからアクセスクロック信号ｃｌｋの立ち上がりまでの時間ｔ１が保証されるべきアクセス時間となる。そして、信号ｅｏｒ１の立ち上がりで第一の周波数カウンタ３９ａがリセットされてカウント動作を開始し、アクセスクロック信号ｃｌｋの立ち上がりまでの時間ｔ１でカウント動作を行う。
【００７１】
従って、第一の周波数カウンタ３９ａでの時間ｔ１でのカウント値が、アクセス時間判定回路３８に出力され、アクセス時間の判定が行われる。
また、信号ｅｏｒ２はアクセス信号ｄｑ１〜ｄｑ３の立ち上がりがアクセスクロック信号ｃｌｋの立ち上がりより遅い場合である。
【００７２】
この場合には、アクセスクロック信号ｃｌｋの立ち上がりから信号ｅｏｒ２の立下りまでの時間ｔ２が保証されるべきアクセス時間となる。そして、アクセスクロック信号ｃｌｋの立ち上がりで第二の周波数カウンタ３９ｂがリセットされてカウント動作を開始し、信号ｅｏｒ２の立下りまでの時間ｔ２でカウント動作を行う。
【００７３】
従って、第二の周波数カウンタ３９ｂでの時間ｔ２でのカウント値が、アクセス時間判定回路３８に出力され、アクセス時間の判定が行われる。
また、信号ｅｏｒ３はアクセス信号ｄｑ１〜ｄｑ３が、アクセスクロック信号ｃｌｋの立ち上がりの前後で立ち上がる場合である。
【００７４】
この場合には、信号ｅｏｒ３の立ち上がりから立下りまでの時間ｔ３が保証されるべきアクセス時間となる。信号ｅｏｒ３の立ち上がりからアクセスクロック信号ｃｌｋの立ち上がりまでの時間では、第一の周波数カウンタ３９ａでカウント動作が行われ、アクセスクロック信号ｃｌｋの立ち上がりから信号ｅｏｒ３の立下りまでの時間では、第二の周波数カウンタ３９ｂでカウント動作が行われる。
【００７５】
そして、第一及び第二の周波数カウンタ３９ａ，３９ｂのカウント値がアクセス時間判定回路３８に出力され、アクセス時間の判定が行われる。
また、第一及び第二の周波数カウンタ３９ａ，３９ｂのいずれか一方において、カウント動作を停止させるための信号が入力されない場合がある。その場合には、他方の周波数カウンタのカウント値に基づいてアクセス時間判定回路３８から出力される判定信号ＪＧを周波数カウンタに入力して、カウント動作を停止させるようにしてもよい。
【００７６】
図２０は、前記アクセス信号ｄｑ１〜ｄｑ３の揺れ幅（ｓｋｅｗ）を判定する回路を示す。
アクセス信号ｄｑ１〜ｄｑ３は、ＯＲ回路４０ｂ及びＡＮＤ回路４１ｂにそれぞれ入力され、ＯＲ回路４０ｂ及びＡＮＤ回路４１ｂの出力信号が周波数カウンタ４２に入力される。そして、周波数カウンタ４２のカウント値がアクセス時間判定回路３８で判定される。
【００７７】
このような構成により、アクセス信号ｄｑ１〜ｄｑ３の揺れ幅（ｓｋｅｗ）を判定することが可能となる。
図２１は、外部試験装置１から入力される基準クロック信号ｃｋとアクセス信号ｄｑとのアクセス時間を判定する回路を示す。基準クロック信号ｃｋとアクセス信号ｄｑは、ＯＲ回路４０ｃ及びＡＮＤ回路４１ｃにそれぞれ入力され、ＯＲ回路４０ｃ及びＡＮＤ回路４１ｃの出力信号が周波数カウンタ４２に入力される。そして、周波数カウンタ４２のカウント値がアクセス時間判定回路３８で判定される。
【００７８】
このような構成により、基準クロック信号ｃｋとアクセス信号ｄｑとのアクセス時間を判定することが可能となる。
上記のように構成された試験装置では、次に示す作用効果を得ることができる。
（１）外部試験装置１、試験用チップであるＢＯＳＴ３及びメモリチップ２内にあらかじめ形成されているＢＩＳＴ４を使用して、メモリチップ２のパターン依存試験及びタイミング依存試験を行うことができる。
（２）外部試験装置１からＢＯＳＴ３を介してＢＩＳＴ４に入力される制御信号により、ＢＩＳＴ４を動作させて、パターン依存試験を行うことができる。
（３）ＢＯＳＴ３内のパターンメモリ７に格納されている試験パターンＰＴと、外部試験装置１から入力される期待値制御信号に基づいて、一つの試験パターンＰＴの表パターンに対する裏パターンをウェーブフォーマッタ９で生成することができる。従って、一つの試験パターンＰＴに対する表パターンと裏パターンをパターンメモリ７に両方とも記憶させる必要はないので、パターンメモリ７の記憶容量を縮小して、ＢＯＳＴチップ３を小型化することができる。
（４）タイミング依存試験の試験パターンＰＴをＢＯＳＴ３で生成して、ウェハ２５上のメモリチップ２に出力することができる。従って、ウェハ２５に近接した位置から試験パターンＰＴを供給することができるので、ウェハ２５に入力される試験パターンＰＴの波形精度を向上させることができる。この結果、動作試験の高速化を図ることができるので、動作試験の信頼性を向上させることができる。
（５）図３に示すように、メモリチップ２から読み出されたデータが正常か否かをＢＯＳＴ３内の判定回路６で判定し、正常である場合には外部試験装置１から入力される期待値制御信号ＤＡＴＡがそのまま外部試験装置１に判定結果として出力され、不良である場合には期待値制御信号ＤＡＴＡが反転されて外部試験装置１に判定結果として出力される。従って、外部試験装置１では動作試験結果に基づく不良判定を従来と同様な構成で容易に行うことができる。
（６）図６に示すように、ＢＯＳＴ３内のドライバ２０には、出力レベル発生用電圧ＶH，ＶLが外部試験装置１から供給されるため、ＢＯＳＴ３からメモリチップ２に出力される出力信号の出力レベルを安定させて、動作試験の信頼性を向上させることができる。
（７）図６に示すように、ＢＯＳＴ３内の比較器２１には入力レベル判定用基準電圧ＶRH，ＶRLが外部試験装置１から供給されるため、メモリチップ２の出力信号レベルの判定動作を安定させて、動作試験の信頼性を向上させることができる。
（８）図９に示すように、不良と判定されたメモリチップ２は、ＢＯＳＴチップ３との接続が遮断される。従って、不良メモリチップを確実に不活性化して、不良メモリチップの動作に基づく他の正常なメモリチップの誤動作等を確実に防止することができる。
（９）図１０〜図１２に示す構成により、ＢＯＳＴチップ３をウェハ２５上のメモリチップ２に近接した位置に配設することができる。この結果、動作試験の高速化を図ることができるので、動作試験の信頼性を向上させることができる。
（１０）ＢＯＳＴチップ３をソケット２８に収容したので、ＢＯＳＴチップ３の故障時にはその交換が容易である。
（１１）図１３に示す構成により、パターン発生回路５とメモリチップ２との間の配線長及びメモリチップ２と判定回路６との間の配線長によるアクセス時間の遅延を排除したアクセス時間を、補正回路を用いることなく測定することができる。
（１２）メモリチップ２の出力信号ＤＱのアクセス時間は、クロック信号ＣＬＫと出力信号ＤＱとのＥＯＲ論理を求め、そのＥＯＲ論理のパルス幅を周波数カウンタでカウントすることにより測定可能である。
（１３）図１７に示すように、メモリチップ２の出力信号が多ビットの場合には、各出力信号をそれぞれＯＲ回路及びＡＮＤ回路に入力し、そのＯＲ回路及びＡＮＤ回路の出力信号と、クロック信号と、第一及び第二の周波数カウンタにより、出力信号のアクセス時間の測定及び判定が可能となる。
（１４）図２０に示すように、多ビットの出力信号間のｓｋｅｗの測定及び判定を行うことができる。
【００７９】
上記実施の形態は、次に示すように変更することもできる。
・図１０に示す構成において、ＢＯＳＴチップ３を両面にコンタクタを備えたパッケージに収容してもよい。
・動作試験を行う被試験チップは、メモリチップ以外のチップでもよい。
（付記１） 外部試験装置と、
チップ内に形成されるＢＩＳＴと、
前記外部試験装置と、前記チップとの間に介在されるＢＯＳＴと
から構成される半導体試験装置であって、
パターン依存試験用試験パターンを前記ＢＩＳＴに格納し、タイミング依存試験用試験パターンを前記ＢＯＳＴに格納したことを特徴とする半導体試験装置。
（付記２） 前記ＢＯＳＴは、前記外部試験装置から入力される制御信号に基づいて、あらかじめ格納されているタイミング依存試験用試験パターンデータを反転させた裏パターンデータを生成可能としたことを特徴とする付記１記載の半導体試験装置。
（付記３） 前記ＢＯＳＴには、前記チップの出力信号の正誤判定を行う判定回路を設け、前記判定回路は、前記正誤判定に基づいて基準データあるいは該基準データの反転データを前記外部試験装置に出力することを特徴とする付記１乃至２のいずれかに記載の半導体試験装置。
（付記４） 前記ＢＯＳＴには、前記ＢＩＳＴに出力する出力信号の出力レベルを生成する出力レベル発生用電圧と、前記ＢＩＳＴから入力される入力信号を判定する入力レベル判定用基準電圧とを前記外部試験装置から供給したことを特徴とする付記１乃至３のいずれかに記載の半導体試験装置。
（付記５） 前記ＢＯＳＴは、コンタクタ基板を介してウェハ上の前記チップに接続し、前記コンタクタ基板には、前記判定回路の正誤判定に基づいて前記ＢＯＳＴとチップとの接続を遮断するスイッチ回路を設けたことを特徴とする付記３記載の半導体試験装置。
（付記６） 前記ＢＯＳＴは、両面にコンタクタを形成してウェハ上の前記チップとコンタクタ基板にそれぞれ接続し、前記コンタクタ基板を前記外部試験装置に接続したことを特徴とする付記１乃至３のいずれかに記載の半導体試験装置。
（付記７） 前記ＢＯＳＴは、片面にコンタクタを形成するとともに他の片面をコンタクタ基板に接着し、前記コンタクタをウェハ上の前記チップと前記コンタクタ基板に接続し、前記コンタクタ基板を前記外部試験装置に接続したことを特徴とする付記１乃至３のいずれかに記載の半導体試験装置。
（付記８） 前記ＢＯＳＴは、コンタクタ基板に取着したソケットに収容して電気的に接続し、前記ソケットを外部試験装置に接続するとともに、コンタクタ基板を介してウェハ上の前記チップに接続したことを特徴とする付記１乃至３のいずれかに記載の半導体試験装置。
（付記９） 前記ＢＯＳＴにはタイミング依存試験用試験パターンを発生するパターン発生回路を備え、該パターン発生回路から前記チップにクロック信号を出力する第一の配線及び前記クロック信号に基づく前記チップの出力信号を前記判定回路に出力する第二の配線の配線長の和と等しい長さの第三の配線を介して、前記パターン発生回路から判定回路にクロック信号を入力したことを特徴とする付記３記載の半導体試験装置。
（付記１０） パターン依存試験を行うための複数の試験パターンを格納したＢＩＳＴを備えたことを特徴とする半導体装置。
（付記１１） 前記判定回路は、前記チップから出力される出力信号と、前記パターン発生回路から出力されるクロック信号とに基づいて前記チップのアクセス時間を測定する測定回路を備えたことを特徴とする付記９記載の半導体試験装置。
（付記１２） 前記測定回路は、前記クロック信号と出力信号とのＥＯＲ論理を生成し、該ＥＯＲ論理信号の時間幅を周波数カウンタで測定することを特徴とする付記１１記載の半導体試験装置。
（付記１３）前記測定回路は、複数ビットの出力信号をＯＲ回路とＡＮＤ回路にそれぞれ入力し、前記ＯＲ回路及びＡＮＤ回路の出力信号に基づいて複数ビットの出力信号のＥＯＲ論理を生成し、該ＥＯＲ論理信号と前記クロック信号に基づいてアクセス時間を周波数カウンタで測定することを特徴とする付記１１記載の半導体試験装置。
【００８０】
【発明の効果】
以上詳述したように、この発明はＢＯＳＴ及びＢＩＳＴを活用して、ウェハ状態での動作試験の信頼性を向上させ得る半導体装置の試験装置を提供することができる。
【図面の簡単な説明】
【図１】 一実施の形態の試験装置を示すブロック図である。
【図２】 パターン発生回路を示すブロック図である。
【図３】 判定回路を示すブロック図である。
【図４】 判定回路の入出力回路を示す回路図である。
【図５】 ＢＯＳＴの入出力回路を示すブロック図である。
【図６】 ＢＯＳＴの入出力回路を示す回路図である。
【図７】 ドライバを示す回路図である。
【図８】 ＢＯＳＴチップとウェハの接続を示す断面図である。
【図９】 ＢＯＳＴチップとウェハの接続を示す説明図である。
【図１０】 ＢＯＳＴチップとウェハの接続を示す概要図である。
【図１１】 ＢＯＳＴチップとウェハの接続を示す概要図である。
【図１２】 ＢＯＳＴチップとウェハの接続を示す概要図である。
【図１３】 アクセス試験を示す説明図である。
【図１４】 アクセス時間を測定する測定回路を示すブロック図である。
【図１５】 クロック信号を示す波形図である。
【図１６】 メモリチップの出力信号を示す波形図である。
【図１７】 アクセス時間を測定する測定回路を示すブロック図である。
【図１８】 アクセス時間を測定する測定回路の動作を示す波形図である。
【図１９】 アクセス時間を測定する測定回路の動作を示す波形図である。
【図２０】 アクセス時間を測定する測定回路を示すブロック図である。
【図２１】 アクセス時間を測定する測定回路を示すブロック図である。
【符号の説明】
１ 外部試験装置
２ チップ（メモリチップ）
３ ＢＯＳＴ
４ ＢＩＳＴ
【発明の属する技術分野】
この発明は、半導体装置の試験工程において、半導体装置と外部試験装置との間に介在させて使用する半導体試験装置に関するものである。
【０００２】
近年、半導体装置の試験工程では、ウェハ上に形成されたチップに対しダイシングに先立ってウェハ状態で動作試験が行われる。また、近年の半導体装置ではその動作速度の高速化あるいは大容量化がますます進み、外部試験装置の性能が半導体装置に追随できないという問題点がある。そこで、ＢＯＳＴ（Built Out Self Test）と呼ばれるテストチップ、あるいは各チップ内にあらかじめ形成されるテスト用回路であるＢＩＳＴ（Built In Self Test）を、ウェハと外部試験装置との間に介在させて、外部試験装置の性能を補いながら、動作試験が行われている。そして、このようなＢＯＳＴあるいはＢＩＳＴを使用した動作試験の信頼性をさらに向上させることが必要となっている。
【０００３】
【従来の技術】
従来、ウェハ上に多数形成された半導体記憶装置のチップに対し、回路機能や電気的特性等の試験を行う場合には、各チップに形成されているパッドにプローブを接触させ、そのプローブが接続用ケーブルを介して試験装置に接続される。
【０００４】
そして、試験装置から送られる所定のテストプログラムに基づいて、各機能試験が行われる。
ところが、上記のようなプローブテストでは、試験装置に入力される信号波形の精度が悪く、高速で動作する半導体記憶装置に対する動作試験では信頼性を十分に確保することはできない。
【０００５】
また、近年の半導体記憶装置の動作速度は、試験装置の動作速度をはるかに超えるものであるため、この点においても信頼性に足る動作試験を行うことはできない。
【０００６】
そこで、特開２０００−１００８８０、あるいは特開平９−４９８６４では、外部試験装置と被測定回路との間に、ＢＯＳＴあるいはＢＩＳＴを介在させて、動作試験を行う試験装置が開示されている。
【０００７】
【発明が解決しようとする課題】
ところが、上記のようにＢＯＳＴあるいはＢＩＳＴを介在させた動作試験でも、タイミング依存試験あるいはパターン依存試験等のすべての試験をＢＯＳＴあるいはＢＩＳＴによる制御に基づいて行うことはできない。
【０００８】
従って、外部試験装置による低速での動作試験しか実施できない試験項目が存在するため、ウェハ状態で十分な試験保証を確保することができないという問題点がある。
【０００９】
この発明の目的は、ＢＯＳＴ及びＢＩＳＴを活用して、ウェハ状態での動作試験の信頼性を向上させ得る半導体装置の試験装置を提供することにある。
【００１０】
【課題を解決するための手段】
外部試験装置と、前記外部試験装置と試験対象のメモリチップとの間に介在され、第１試験パターンが格納されたＢＯＳＴとを有する半導体試験装置であって、前記メモリチップは、第２試験パターンが格納されたＢＩＳＴを含み、前記ＢＯＳＴは、前記メモリチップへの書き込みデータと前記メモリチップからの読み出しデータとが一致するか否かを判定する判定回路を有する。
【００１１】
【発明の実施の形態】
図１は、この発明を具体化した試験装置の概要を示す。外部試験装置１とウェハ上の被試験チップであるメモリチップ２との間には試験用チップであるＢＯＳＴ３が介在されている。
【００１２】
前記メモリチップ２には、試験用回路としてのＢＩＳＴ４があらかじめ形成され、このＢＩＳＴ４内にはパターン依存試験であるマーチ、リフレッシュ、ディスターブ、ロングサイクル等の試験パターンが格納されている。
【００１３】
前記ＢＯＳＴ３内には、パターン発生回路５と判定回路６が形成され前記外部試験装置１からＢＯＳＴ３には電源ＶDD，ＧＮＤを含むＢＯＳＴ-ＩＮ信号が入力される。
【００１４】
前記ＢＯＳＴ３からメモリチップ２内のＢＩＳＴ４には、電源ＶDD，ＧＮＤを含むＢＯＳＴ-ＯＵＴ信号が出力される。このＢＯＳＴ-ＯＵＴ信号は、ＢＩＳＴ４を稼動させるテストモード信号であり、この信号の入力によりＢＩＳＴ４はあらかじめ格納されている試験パターンに基づいて、パターン依存試験を行う。
【００１５】
そして、ＢＩＳＴ４による試験結果は、ＤＡＴＡ０〜ＤＡＴＡｎとしてＢＯＳＴ３に出力され、ＢＯＳＴ３はそのＤＡＴＡ０〜ＤＡＴＡｎに基づいて、判定回路６により試験結果が正常か否かを判定し、その判定結果が前記外部試験装置１にＤＡＴＡとして出力される。
【００１６】
前記パターン発生回路５の具体的構成を図２に従って説明する。パターンメモリー７には、外部試験装置１から制御信号としてＢＯＳＴクロックが入力され、パターンメモリー７はそのＢＯＳＴクロックに基づいて、あらかじめ格納されているタイミング依存試験のための試験パターンＰＴをタイミングジェネレータ８に出力する。
【００１７】
タイミングジェネレータ８は、基準クロック信号ＣＬＫを生成してウェーブフォーマッタ９及びカウンタ１０に出力するとともに、前記試験パターンＰＴをウェーブフォーマッタ９に出力する。
【００１８】
前記ウェーブフォーマッタ９には、前記外部試験装置１からＤＡＴＡとして期待値制御信号が入力される。そして、ウェーブフォーマッタ９は期待値制御信号に基づいて、試験パターンＰＴに対し表パターンと裏パターンのいずれかを選択してクロックバッファ１１に出力する。裏パターンは、表パターンを反転させて得られるパターンである。
【００１９】
前記カウンタ１０は、基準クロック信号ＣＬＫをカウントし、所定数のクロック信号ＣＬＫをカウントすると、カウントアップ信号を前記クロックバッファ１１に出力する。
【００２０】
前記クロックバッファ１１は、ウェーブフォーマッタ９から出力される試験パターンを、前記カウントアップ信号が入力される毎に前記メモリチップ２に出力する。
【００２１】
そして、メモリチップ２ではクロックバッファ１１から出力される試験パターンと、前記ＢＯＳＴ−ＯＵＴ信号に基づいて、タイミング依存試験が行われる。
前記判定回路６の具体的構成を図３に従って説明する。前記パターン発生回路５で生成された試験パターンＰＴが書き込みデータＷＤとしてドライバ１２を介して前記メモリチップ２に出力される。前記試験パターンＰＴは、メモリチップ２に書き込まれる書き込みデータのパターンである。
【００２２】
メモリチップ２への書き込み動作の終了後、書き込まれたデータが順次読み出されて、読み出しデータＲＤとして比較器１３に入力される。前記比較器１３には、前記書き込みデータＷＤが入力され、読み出しデータＲＤと順次比較される。
【００２３】
前記比較器１３は、入力信号が一致すれば「０」、不一致であれば「１」の出力信号を出力する。
前記比較器１３の出力信号はＰ／Ｆ判定回路１４に入力され、そのＰ／Ｆ判定回路１４には前記期待値制御信号ＤＡＴＡが入力される。そして、Ｐ／Ｆ判定回路１４は、比較器１３の出力信号が「０」であれば、期待値制御信号ＤＡＴＡと同じ値（例えば０）の判定結果を結果収納用ＲＡＭ１５に出力し、比較器１３の出力信号が「１」であれば、期待値制御信号ＤＡＴＡと逆の値（例えば１）の判定結果を結果収納用ＲＡＭ１５に出力する。
【００２４】
前記結果収納用ＲＡＭ１５は、Ｐ／Ｆ判定回路１４から出力される判定結果を順次格納する。そして、メモリチップ２からのデータ読み出し動作の終了後に、前記パターン発生回路５から結果収納用ＲＡＭ１５に出力命令信号ＯＣＭが入力されると、結果収納用ＲＡＭ１５はその格納内容を外部試験装置１に順次出力する。
【００２５】
外部試験装置１では、読み出し動作の終了後に、Ｐ／Ｆ判定回路１４から期待値制御信号ＤＡＴＡと同じ値が入力されれば、メモリチップ２が正常であると判定し、期待値制御信号ＤＡＴＡの逆の値が入力されると、メモリチップ２が不良であると判定する。
【００２６】
図１に示すように、前記判定回路６には外部試験装置１から入出力判定用電源として電源ＶDD及びグランドＧＮＤが供給される。すなわち、図４に示すように、前記判定回路６のドライバ１２及び比較器１３には、入出力判定用電源として電源ＶDD及びグランドＧＮＤが供給される。ドライバ１２は入力信号に基づいて電源ＶDDとグランドＧＮＤとの電位差を最大振幅とする出力信号を前記メモリチップ２に出力する。
【００２７】
また、比較器１３はメモリチップ２から出力される読み出しデータを、電源ＶDD及びグランドＧＮＤに基づいて生成される所定の判定レベルと比較して、その比較結果を「１」若しくは「０」の２値信号として出力する。
【００２８】
また、電源ＶDD及びグランドＧＮＤを他の電圧レベルに設定することにより、ドライバ１２の出力レベル及び比較器１３の判定レベルを任意に調整可能である。
【００２９】
図５は、図４に示す構成をさらに詳細に説明するものであり、ＢＯＳＴ３とメモリチップ２とに異なる電圧の電源が供給される場合を示す。
すなわち、メモリチップ２等の半導体の動作試験を行う場合には、電源マージン保証のために、動作保証範囲外の電源を供給することがある。また、ＢＯＳＴ３はタイミング試験用の回路等、高精度で動作させる必要がある回路を含んでいるため、例えば３．３Ｖの一定の電源を供給する必要がある。
【００３０】
図５に示すように、メモリチップ２とＢＯＳＴ３には外部試験装置１から異なる電圧の電源ＶDD1，ＶDD2が供給される。
ＢＯＳＴ３は、ＢＯＳＴ回路１６と、そのＢＯＳＴ回路１６とメモリチップ２との間に介在されるメモリチップ用Ｉ／Ｏ回路１７と、ＢＯＳＴ回路１６と外部試験装置１との間に介在される試験装置用Ｉ／Ｏ回路１８とから構成される。
【００３１】
メモリチップ２には、外部試験装置１から３．９Ｖの高電位側電源ＶDD1が供給され、ＢＯＳＴ３には外部試験装置１から３．３Ｖの高電位側電源ＶDD2が供給される。なお、メモリチップ２及びＢＯＳＴ３に供給される低電位側電源はともに電源Ｖssである。
【００３２】
そして、ＢＯＳＴ回路１６とメモリチップ２とはメモリチップ用Ｉ／Ｏ回路１７を介して信号の入出力が行われ、ＢＯＳＴ回路１６と外部試験装置１とは試験装置用Ｉ／Ｏ回路１８を介して信号の入出力が行われる。
【００３３】
メモリチップ用Ｉ／Ｏ回路１７には、出力レベル発生用電圧ＶH，ＶL及び入力レベル判定用基準電圧ＶRH，ＶRLが供給される。
前記メモリチップ用Ｉ／Ｏ回路１７の具体的構成を図６に従って説明する。メモリチップ用Ｉ／Ｏ回路１７は、ＢＯＳＴ３の入出力端子と同数のＩ／Ｏバッファ１９で構成される。
【００３４】
前記各Ｉ／Ｏバッファ１９は、ドライバ２０と比較器２１ａ，２１ｂとから構成される。前記ドライバ２０には出力レベル発生用電圧ＶH，ＶLが供給され、ドライバ２０は入力信号ＩＮに基づいて、出力レベル発生用電圧ＶH，ＶLとの電位差を最大振幅とする出力信号ＯＵＴを前記メモリチップ２に出力する。
【００３５】
前記比較器２１ａには入力レベル判定用基準電圧ＶRHが入力され、メモリチップ２から入力される信号の電圧レベルが基準電圧ＶRHより高くなったとき、Ｈレベルの出力信号をバッファ回路２２に出力する。
【００３６】
前記比較器２１ｂには入力レベル判定用基準電圧ＶRLが入力され、メモリチップ２から入力される信号の電圧レベルが基準電圧ＶRLより低くなったとき、Ｌレベルの出力信号をバッファ回路２２に出力する。前記基準電圧ＶRHは、基準電圧ＶRLより高い電圧である。
【００３７】
前記ドライバ２０の回路例を図７に示す。入力信号ＩＮはＮチャネルＭＯＳトランジスタＴr1のゲートに入力されるとともに、インバータ回路２３ａを介してＮチャネルＭＯＳトランジスタＴr2のゲートに入力される。
【００３８】
前記トランジスタＴr1のソースには電源Ｖssが供給され、ドレインはＰチャネルＭＯＳトランジスタＴr3のドレインに接続される。前記トランジスタＴr2のソースには電源Ｖssが供給され、ドレインはＰチャネルＭＯＳトランジスタＴr4のドレインに接続される。
【００３９】
前記トランジスタＴr3，Ｔr4のソースには出力レベル発生用電圧ＶHが供給され、トランジスタＴr3のゲートがトランジスタＴr4のドレインに接続され、トランジスタＴr4のゲートがトランジスタＴr3のドレインに接続される。そして、トランジスタＴr3のドレインが出力段のインバータ回路２３ｂの入力端子に接続される。
【００４０】
前記インバータ回路２３ｂには出力レベル発生用電圧ＶHが高電位側電源として供給され、出力レベル発生用電圧ＶLが低電位側電源として供給される。
上記のようなドライバ２０では、入力信号と同相の出力信号ＯＵＴがインバータ回路２３ｂから出力されるとともに、出力信号ＯＵＴは出力レベル発生用電圧ＶH，ＶLの間で変化する。
【００４１】
図８に示すように、前記ＢＯＳＴ３はコンタクタ基板２４を介してウェハ２５上に形成されるメモリチップ２に接続される。各ＢＯＳＴ３は、それぞれ一つのメモリチップ２に接続される。
【００４２】
図９に示すように、前記ＢＯＳＴ３は、コンタクタ基板２４の基板内配線に介在されるスイッチ回路２６を介してメモリチップ２に接続される。前記スイッチ回路２６はＢＯＳＴ３から出力されるイネーブル信号ＥＮに基づいて開閉される。
【００４３】
前記イネーブル信号ＥＮは、前記判定回路６内の結果収納用ＲＡＭ１５から出力される判定信号に基づいて出力され、メモリチップ２が不良である場合には、イネーブル信号ＥＮによりスイッチ回路２６が不導通となり、メモリチップ２が正常である場合には、スイッチ回路２６が導通する。
【００４４】
このような動作により、動作試験時に不良と判定されたメモリチップ２は、ＢＯＳＴ３から切り離されて、ＢＯＳＴ−ＯＵＴ信号の出力が停止される。
図１０〜図１２は、ＢＯＳＴ３とウェハ２５上のメモリチップ２との接続構成を示す。
【００４５】
図１０に示す構成では、ＢＯＳＴチップ３の表裏両面にコンタクタ２７ａが形成されている。この場合には、コンタクタ基板２４とウェハ２５との間にＢＯＳＴチップ３を挟着することにより、外部試験装置１とウェハ２５上のメモリチップ２とがＢＯＳＴチップ３を介して接続されるとともに、ＢＯＳＴチップ３がメモリチップ２に近接した状態で接続される。
【００４６】
そして、外部試験装置１からコンタクタ基板２４を介してＢＯＳＴ３にＢＯＳＴ−ＩＮ信号が入力され、ＢＯＳＴ３内で生成されたＢＯＳＴ−ＯＵＴ信号がコンタクタ２７ａを介してウェハ２５上のメモリチップ２に出力される。
【００４７】
また、ＢＯＳＴチップ３を収容するパッケージを形成し、そのパッケージの表裏両面にコンタクタを形成する構成とすれば、汎用のパッケージで異なるＢＯＳＴチップ３を収容して、コンタクタ基板２４とウェハ２５とをＢＯＳＴ３で接続することができる。
【００４８】
図１１に示す構成では、ＢＯＳＴチップ３の片面にのみコンタクタ２７ｂ，２７ｃが形成され、ＢＯＳＴチップ３の他の片面がコンタクタ基板２４に接着されている。
【００４９】
そして、コンタクタ２７ｂがワイヤボンディング２７ｄでコンタクタ基板２４に接続されている。
このような構成では、ＢＯＳＴチップ３のコンタクタ２７ｃをメモリチップ２に当接させることにより、外部試験装置１とウェハ２５上のメモリチップ２とがＢＯＳＴチップ３を介して接続されるとともに、ＢＯＳＴチップ３がメモリチップ２に近接した状態で接続される。
【００５０】
図１２に示す構成では、ＢＯＳＴチップ３の片面にコンタクタ２７ｂ，２７ｃが形成され、そのＢＯＳＴチップ３がソケット２８に収容されて、コンタクタ２７ｂ，２７ｃがソケット２８のコンタクタ２９ａ，２９ｂに接続される。
【００５１】
前記ソケット２８のコンタクタ２９ａは、同ソケット２８の外壁内を経て、同外壁上端のコンタクタ２９ｃに接続されるか、あるいはコンタクタ基板２４のコンタクタから外壁の外方に配設された配線３０を介して外壁上端のコンタクタ２９ｄに接続される。
【００５２】
前記ソケット２８には蓋３１をネジ着可能に形成され、その蓋３１に設けられたポゴピン３２が前記コンタクタ２９ｃ，２９ｄに接続される。そして、ポゴピン３２が外部試験装置１に接続される。
【００５３】
前記ソケット２８のコンタクタ２９ｂは、コンタクタ基板２４に形成されたコンタクタ３３に接続され、そのコンタクタ３３はコンタクタ基板２４を貫通して下方へ針状に突出している。
【００５４】
そして、針状のコンタクタ３３の先端がウェハ２５上のメモリチップ２に接続される。
このような構成では、ＢＯＳＴチップ３のコンタクタ２７ｂ，２７ｃをソケット２８のコンタクタ２９ａ，２９ｂに当接させることにより、外部試験装置１とウェハ２５上のメモリチップ２とがＢＯＳＴチップ３を介して接続されるとともに、ＢＯＳＴチップ３がメモリチップ２に近接した状態で接続される。
【００５５】
図１３は、メモリチップ２に対し動作試験を行う際に、ＢＯＳＴ３によりアクセス時間を測定するための構成を示す。前記ＢＯＳＴ３内のパターン発生回路５は、クロック信号ＣＬＫをメモリチップ２及び前記判定回路６に出力する。
【００５６】
前記メモリチップ２はクロック信号ＣＬＫの入力に基づいて動作して、出力信号ＤＱ（ＤＡＴＡ）を判定回路６に出力する。
前記パターン発生回路５からメモリチップ２にクロック信号ＣＬＫを出力するための配線の長さをｘとし、メモリチップ２から判定回路６に出力信号ＤＱを出力するための配線の長さをｙとしたとき、パターン発生回路５から判定回路６にクロック信号ＣＬＫを出力するための配線の長さをｘ＋ｙとする。
【００５７】
すると、メモリチップ２から判定回路６に入力される出力信号ＤＱと、パターン発生回路５から判定回路６に入力されるクロック信号ＣＬＫとの入力タイミングを比較することにより、メモリチップ２において、クロック信号ＣＬＫが入力されてから出力信号ＤＱが出力されるまでのアクセス時間を、配線ｘ，ｙによる遅延を補正するための補正回路を使用することなく測定することができる。
【００５８】
図１４は、判定回路６内に設けられるアクセス時間判定回路の構成を示す。パターン発生回路５から出力されるクロック信号ＣＬＫと、メモリチップ２から出力される出力信号ＤＱは、それぞれラッチ回路３４ａ，３４ｂに入力される。
【００５９】
ラッチ回路３４ａは、図１５に示すように、クロック信号ＣＬＫを所定の判定レベルで判定して、Ｈレベル若しくはＬレベルのアクセス信号ｃｌｋを出力し、ラッチ回路３４ｂは、図１６に示すように、出力信号ＤＱを所定の判定レベルで判定して、Ｈレベル若しくはＬレベルのアクセス信号ｄｑを出力する。
【００６０】
前記アクセス信号ｃｌｋ，ｄｑは、選択回路３５に出力される。選択回路３５は、アクセス信号ｃｌｋ，ｄｑのうち先に立ち上がる信号に基づいてＨレベルに立ち上がり、後に立ち上がる信号に基づいてＬレベルに立ち下がる出力信号を周波数カウンタ３６に出力する。
【００６１】
従って、選択回路３５はアクセス信号ｃｌｋ，ｄｑのＥＯＲ論理を出力する構成である。
前記周波数カウンタ３６には、高周波発生器３７から高周波数のパルス信号が入力される。そして、周波数カウンタ３６は選択回路３５の出力信号の立ち上がりに基づいてカウント値をリセットするとともに、高周波発生器３７の出力信号のパルス数のカウントを開始し、選択回路３５の出力信号の立ち下がりに基づいてカウントを終了する。
【００６２】
前記周波数カウンタ３６にはアクセス時間判定回路３８が接続される。そして、アクセス時間判定回路３８は周波数カウンタ３６のカウント値をあらかじめ設定されている基準値と比較して、その比較結果を出力する。
【００６３】
このような動作により、メモリチップ２のアクセス時間が所定範囲内であるか否かが判定可能となる。
メモリチップ２の出力信号ＤＱは複数ビットの出力信号が並列に出力されることが一般的である。この場合のアクセス時間測定回路を図１７に従って説明する。
【００６４】
クロック信号ＣＬＫをラッチ回路でラッチしたクロックアクセス信号ｃｌｋは、第一及び第二の周波数カウンタ３９ａ，３９ｂに入力される。
出力信号ＤＱ１〜ＤＱ３をそれぞれラッチ回路でラッチしたアクセス信号ｄｑ１〜ｄｑ３は、ＯＲ回路４０ａ及びＡＮＤ回路４１ａに入力される。そして、ＯＲ回路４０ａの出力信号は第一の周波数カウンタ３９ａに入力され、ＡＮＤ回路４１ａの出力信号は第二の周波数カウンタ３９ｂに入力される。
【００６５】
第一及び第二の周波数カウンタ３９ａ，３９ｂには、高周波数のパルス信号が入力されているものとする。
第一の周波数カウンタ３９ａは、ＯＲ回路４０ａの出力信号の立ち上がりでパルス信号のカウント動作を開始し、クロックアクセス信号ｃｌｋの立ち上がりでカウント動作を終了する。
【００６６】
第二の周波数カウンタ３９ｂは、クロックアクセス信号ｃｌｋの立ち上がりでカウント動作を開始し、ＡＮＤ回路４１ａの出力信号でカウント動作を終了する。
【００６７】
前記第一及び第二の周波数カウンタ３９ａ，３９ｂのカウント値は、アクセス時間判定回路３８で判定される。
図１８に示すように、アクセス信号ｄｑ１〜ｄｑ３の立ち上がりに時間差が生じていると、同図に示すように、前記ＯＲ回路４０ａ及びＡＮＤ回路４１ａから出力信号ｏｕｔ１，ｏｕｔ２が出力される。
【００６８】
そして、前記出力信号ｏｕｔ１に基づいて立ち上がり、出力信号ｏｕｔ２に基づいて立ち下がる信号ｅｏｒは、出力信号ｏｕｔ１，ｏｕｔ２のＥＯＲ論理を示すものであり、アクセス信号ｄｑ１〜ｄｑ３の揺らぎ（ｓｋｅｗ）を表す。
【００６９】
上記のようなアクセス時間測定回路の動作を図１９に従って説明する。同図において、信号ｅｏｒ１はアクセス信号ｄｑ１〜ｄｑ３の立ち上がりがアクセスクロック信号ｃｌｋの立ち上がりより早い場合である。
【００７０】
この場合には、信号ｅｏｒ１の立ち上がりからアクセスクロック信号ｃｌｋの立ち上がりまでの時間ｔ１が保証されるべきアクセス時間となる。そして、信号ｅｏｒ１の立ち上がりで第一の周波数カウンタ３９ａがリセットされてカウント動作を開始し、アクセスクロック信号ｃｌｋの立ち上がりまでの時間ｔ１でカウント動作を行う。
【００７１】
従って、第一の周波数カウンタ３９ａでの時間ｔ１でのカウント値が、アクセス時間判定回路３８に出力され、アクセス時間の判定が行われる。
また、信号ｅｏｒ２はアクセス信号ｄｑ１〜ｄｑ３の立ち上がりがアクセスクロック信号ｃｌｋの立ち上がりより遅い場合である。
【００７２】
この場合には、アクセスクロック信号ｃｌｋの立ち上がりから信号ｅｏｒ２の立下りまでの時間ｔ２が保証されるべきアクセス時間となる。そして、アクセスクロック信号ｃｌｋの立ち上がりで第二の周波数カウンタ３９ｂがリセットされてカウント動作を開始し、信号ｅｏｒ２の立下りまでの時間ｔ２でカウント動作を行う。
【００７３】
従って、第二の周波数カウンタ３９ｂでの時間ｔ２でのカウント値が、アクセス時間判定回路３８に出力され、アクセス時間の判定が行われる。
また、信号ｅｏｒ３はアクセス信号ｄｑ１〜ｄｑ３が、アクセスクロック信号ｃｌｋの立ち上がりの前後で立ち上がる場合である。
【００７４】
この場合には、信号ｅｏｒ３の立ち上がりから立下りまでの時間ｔ３が保証されるべきアクセス時間となる。信号ｅｏｒ３の立ち上がりからアクセスクロック信号ｃｌｋの立ち上がりまでの時間では、第一の周波数カウンタ３９ａでカウント動作が行われ、アクセスクロック信号ｃｌｋの立ち上がりから信号ｅｏｒ３の立下りまでの時間では、第二の周波数カウンタ３９ｂでカウント動作が行われる。
【００７５】
そして、第一及び第二の周波数カウンタ３９ａ，３９ｂのカウント値がアクセス時間判定回路３８に出力され、アクセス時間の判定が行われる。
また、第一及び第二の周波数カウンタ３９ａ，３９ｂのいずれか一方において、カウント動作を停止させるための信号が入力されない場合がある。その場合には、他方の周波数カウンタのカウント値に基づいてアクセス時間判定回路３８から出力される判定信号ＪＧを周波数カウンタに入力して、カウント動作を停止させるようにしてもよい。
【００７６】
図２０は、前記アクセス信号ｄｑ１〜ｄｑ３の揺れ幅（ｓｋｅｗ）を判定する回路を示す。
アクセス信号ｄｑ１〜ｄｑ３は、ＯＲ回路４０ｂ及びＡＮＤ回路４１ｂにそれぞれ入力され、ＯＲ回路４０ｂ及びＡＮＤ回路４１ｂの出力信号が周波数カウンタ４２に入力される。そして、周波数カウンタ４２のカウント値がアクセス時間判定回路３８で判定される。
【００７７】
このような構成により、アクセス信号ｄｑ１〜ｄｑ３の揺れ幅（ｓｋｅｗ）を判定することが可能となる。
図２１は、外部試験装置１から入力される基準クロック信号ｃｋとアクセス信号ｄｑとのアクセス時間を判定する回路を示す。基準クロック信号ｃｋとアクセス信号ｄｑは、ＯＲ回路４０ｃ及びＡＮＤ回路４１ｃにそれぞれ入力され、ＯＲ回路４０ｃ及びＡＮＤ回路４１ｃの出力信号が周波数カウンタ４２に入力される。そして、周波数カウンタ４２のカウント値がアクセス時間判定回路３８で判定される。
【００７８】
このような構成により、基準クロック信号ｃｋとアクセス信号ｄｑとのアクセス時間を判定することが可能となる。
上記のように構成された試験装置では、次に示す作用効果を得ることができる。
（１）外部試験装置１、試験用チップであるＢＯＳＴ３及びメモリチップ２内にあらかじめ形成されているＢＩＳＴ４を使用して、メモリチップ２のパターン依存試験及びタイミング依存試験を行うことができる。
（２）外部試験装置１からＢＯＳＴ３を介してＢＩＳＴ４に入力される制御信号により、ＢＩＳＴ４を動作させて、パターン依存試験を行うことができる。
（３）ＢＯＳＴ３内のパターンメモリ７に格納されている試験パターンＰＴと、外部試験装置１から入力される期待値制御信号に基づいて、一つの試験パターンＰＴの表パターンに対する裏パターンをウェーブフォーマッタ９で生成することができる。従って、一つの試験パターンＰＴに対する表パターンと裏パターンをパターンメモリ７に両方とも記憶させる必要はないので、パターンメモリ７の記憶容量を縮小して、ＢＯＳＴチップ３を小型化することができる。
（４）タイミング依存試験の試験パターンＰＴをＢＯＳＴ３で生成して、ウェハ２５上のメモリチップ２に出力することができる。従って、ウェハ２５に近接した位置から試験パターンＰＴを供給することができるので、ウェハ２５に入力される試験パターンＰＴの波形精度を向上させることができる。この結果、動作試験の高速化を図ることができるので、動作試験の信頼性を向上させることができる。
（５）図３に示すように、メモリチップ２から読み出されたデータが正常か否かをＢＯＳＴ３内の判定回路６で判定し、正常である場合には外部試験装置１から入力される期待値制御信号ＤＡＴＡがそのまま外部試験装置１に判定結果として出力され、不良である場合には期待値制御信号ＤＡＴＡが反転されて外部試験装置１に判定結果として出力される。従って、外部試験装置１では動作試験結果に基づく不良判定を従来と同様な構成で容易に行うことができる。
（６）図６に示すように、ＢＯＳＴ３内のドライバ２０には、出力レベル発生用電圧ＶH，ＶLが外部試験装置１から供給されるため、ＢＯＳＴ３からメモリチップ２に出力される出力信号の出力レベルを安定させて、動作試験の信頼性を向上させることができる。
（７）図６に示すように、ＢＯＳＴ３内の比較器２１には入力レベル判定用基準電圧ＶRH，ＶRLが外部試験装置１から供給されるため、メモリチップ２の出力信号レベルの判定動作を安定させて、動作試験の信頼性を向上させることができる。
（８）図９に示すように、不良と判定されたメモリチップ２は、ＢＯＳＴチップ３との接続が遮断される。従って、不良メモリチップを確実に不活性化して、不良メモリチップの動作に基づく他の正常なメモリチップの誤動作等を確実に防止することができる。
（９）図１０〜図１２に示す構成により、ＢＯＳＴチップ３をウェハ２５上のメモリチップ２に近接した位置に配設することができる。この結果、動作試験の高速化を図ることができるので、動作試験の信頼性を向上させることができる。
（１０）ＢＯＳＴチップ３をソケット２８に収容したので、ＢＯＳＴチップ３の故障時にはその交換が容易である。
（１１）図１３に示す構成により、パターン発生回路５とメモリチップ２との間の配線長及びメモリチップ２と判定回路６との間の配線長によるアクセス時間の遅延を排除したアクセス時間を、補正回路を用いることなく測定することができる。
（１２）メモリチップ２の出力信号ＤＱのアクセス時間は、クロック信号ＣＬＫと出力信号ＤＱとのＥＯＲ論理を求め、そのＥＯＲ論理のパルス幅を周波数カウンタでカウントすることにより測定可能である。
（１３）図１７に示すように、メモリチップ２の出力信号が多ビットの場合には、各出力信号をそれぞれＯＲ回路及びＡＮＤ回路に入力し、そのＯＲ回路及びＡＮＤ回路の出力信号と、クロック信号と、第一及び第二の周波数カウンタにより、出力信号のアクセス時間の測定及び判定が可能となる。
（１４）図２０に示すように、多ビットの出力信号間のｓｋｅｗの測定及び判定を行うことができる。
【００７９】
上記実施の形態は、次に示すように変更することもできる。
・図１０に示す構成において、ＢＯＳＴチップ３を両面にコンタクタを備えたパッケージに収容してもよい。
・動作試験を行う被試験チップは、メモリチップ以外のチップでもよい。
（付記１） 外部試験装置と、
チップ内に形成されるＢＩＳＴと、
前記外部試験装置と、前記チップとの間に介在されるＢＯＳＴと
から構成される半導体試験装置であって、
パターン依存試験用試験パターンを前記ＢＩＳＴに格納し、タイミング依存試験用試験パターンを前記ＢＯＳＴに格納したことを特徴とする半導体試験装置。
（付記２） 前記ＢＯＳＴは、前記外部試験装置から入力される制御信号に基づいて、あらかじめ格納されているタイミング依存試験用試験パターンデータを反転させた裏パターンデータを生成可能としたことを特徴とする付記１記載の半導体試験装置。
（付記３） 前記ＢＯＳＴには、前記チップの出力信号の正誤判定を行う判定回路を設け、前記判定回路は、前記正誤判定に基づいて基準データあるいは該基準データの反転データを前記外部試験装置に出力することを特徴とする付記１乃至２のいずれかに記載の半導体試験装置。
（付記４） 前記ＢＯＳＴには、前記ＢＩＳＴに出力する出力信号の出力レベルを生成する出力レベル発生用電圧と、前記ＢＩＳＴから入力される入力信号を判定する入力レベル判定用基準電圧とを前記外部試験装置から供給したことを特徴とする付記１乃至３のいずれかに記載の半導体試験装置。
（付記５） 前記ＢＯＳＴは、コンタクタ基板を介してウェハ上の前記チップに接続し、前記コンタクタ基板には、前記判定回路の正誤判定に基づいて前記ＢＯＳＴとチップとの接続を遮断するスイッチ回路を設けたことを特徴とする付記３記載の半導体試験装置。
（付記６） 前記ＢＯＳＴは、両面にコンタクタを形成してウェハ上の前記チップとコンタクタ基板にそれぞれ接続し、前記コンタクタ基板を前記外部試験装置に接続したことを特徴とする付記１乃至３のいずれかに記載の半導体試験装置。
（付記７） 前記ＢＯＳＴは、片面にコンタクタを形成するとともに他の片面をコンタクタ基板に接着し、前記コンタクタをウェハ上の前記チップと前記コンタクタ基板に接続し、前記コンタクタ基板を前記外部試験装置に接続したことを特徴とする付記１乃至３のいずれかに記載の半導体試験装置。
（付記８） 前記ＢＯＳＴは、コンタクタ基板に取着したソケットに収容して電気的に接続し、前記ソケットを外部試験装置に接続するとともに、コンタクタ基板を介してウェハ上の前記チップに接続したことを特徴とする付記１乃至３のいずれかに記載の半導体試験装置。
（付記９） 前記ＢＯＳＴにはタイミング依存試験用試験パターンを発生するパターン発生回路を備え、該パターン発生回路から前記チップにクロック信号を出力する第一の配線及び前記クロック信号に基づく前記チップの出力信号を前記判定回路に出力する第二の配線の配線長の和と等しい長さの第三の配線を介して、前記パターン発生回路から判定回路にクロック信号を入力したことを特徴とする付記３記載の半導体試験装置。
（付記１０） パターン依存試験を行うための複数の試験パターンを格納したＢＩＳＴを備えたことを特徴とする半導体装置。
（付記１１） 前記判定回路は、前記チップから出力される出力信号と、前記パターン発生回路から出力されるクロック信号とに基づいて前記チップのアクセス時間を測定する測定回路を備えたことを特徴とする付記９記載の半導体試験装置。
（付記１２） 前記測定回路は、前記クロック信号と出力信号とのＥＯＲ論理を生成し、該ＥＯＲ論理信号の時間幅を周波数カウンタで測定することを特徴とする付記１１記載の半導体試験装置。
（付記１３）前記測定回路は、複数ビットの出力信号をＯＲ回路とＡＮＤ回路にそれぞれ入力し、前記ＯＲ回路及びＡＮＤ回路の出力信号に基づいて複数ビットの出力信号のＥＯＲ論理を生成し、該ＥＯＲ論理信号と前記クロック信号に基づいてアクセス時間を周波数カウンタで測定することを特徴とする付記１１記載の半導体試験装置。
【００８０】
【発明の効果】
以上詳述したように、この発明はＢＯＳＴ及びＢＩＳＴを活用して、ウェハ状態での動作試験の信頼性を向上させ得る半導体装置の試験装置を提供することができる。
【図面の簡単な説明】
【図１】 一実施の形態の試験装置を示すブロック図である。
【図２】 パターン発生回路を示すブロック図である。
【図３】 判定回路を示すブロック図である。
【図４】 判定回路の入出力回路を示す回路図である。
【図５】 ＢＯＳＴの入出力回路を示すブロック図である。
【図６】 ＢＯＳＴの入出力回路を示す回路図である。
【図７】 ドライバを示す回路図である。
【図８】 ＢＯＳＴチップとウェハの接続を示す断面図である。
【図９】 ＢＯＳＴチップとウェハの接続を示す説明図である。
【図１０】 ＢＯＳＴチップとウェハの接続を示す概要図である。
【図１１】 ＢＯＳＴチップとウェハの接続を示す概要図である。
【図１２】 ＢＯＳＴチップとウェハの接続を示す概要図である。
【図１３】 アクセス試験を示す説明図である。
【図１４】 アクセス時間を測定する測定回路を示すブロック図である。
【図１５】 クロック信号を示す波形図である。
【図１６】 メモリチップの出力信号を示す波形図である。
【図１７】 アクセス時間を測定する測定回路を示すブロック図である。
【図１８】 アクセス時間を測定する測定回路の動作を示す波形図である。
【図１９】 アクセス時間を測定する測定回路の動作を示す波形図である。
【図２０】 アクセス時間を測定する測定回路を示すブロック図である。
【図２１】 アクセス時間を測定する測定回路を示すブロック図である。
【符号の説明】
１ 外部試験装置
２ チップ（メモリチップ）
３ ＢＯＳＴ
４ ＢＩＳＴ
Claims (7)
- 外部試験装置と、
前記外部試験装置と試験対象のメモリチップとの間に介在され、第１試験パターンが格納されたＢＯＳＴと
を有する半導体試験装置であって、
前記メモリチップは、第２試験パターンが格納されたＢＩＳＴを含み、
前記ＢＯＳＴは、前記メモリチップへの書き込みデータと前記メモリチップからの読み出しデータとが一致するか否かを判定する判定回路を有し、
前記ＢＯＳＴは、コンタクタ基板を介してウェハ上の前記メモリチップに接続され、前記コンタクタ基板には、前記判定回路の正誤判定に基づいて前記ＢＯＳＴとチップとの接続を遮断するスイッチ回路を有し、
前記第１試験パターンを用いた試験において、前記ＢＯＳＴは、前記外部試験装置から入力される制御信号及びクロック信号に基づき、前記メモリチップへの書き込みデータとして前記第１試験パターンを前記メモリチップへ出力し、前記メモリチップに書き込まれた前記第１試験パターンを前記メモリチップから前記読み出しデータとして読み出し、前記判定回路は、前記書き込みデータと前記読み出しデータとが一致するか否かの判定結果に基づいて前記制御信号と同じ信号又は該制御信号を反転させた信号を前記外部試験装置に出力し、
前記第２試験パターンを用いた試験において、前記ＢＩＳＴは、前記ＢＯＳＴから受けるテストモード信号に基づき、前記メモリチップへの前記書き込みデータとして前記第２試験パターンを前記メモリチップへ出力し、前記メモリチップに書き込まれた前記第２試験パターンを前記メモリチップから前記読み出しデータとして読み出し、前記判定回路は、前記読み出しデータに基づいて判定結果を前記外部試験装置に出力することを特徴とする半導体試験装置。 - 外部試験装置と、
前記外部試験装置と試験対象のメモリチップとの間に介在され、第１試験パターンが格納されたＢＯＳＴと
を有する半導体試験装置であって、
前記メモリチップは、第２試験パターンが格納されたＢＩＳＴを含み、
前記ＢＯＳＴは、前記メモリチップへの書き込みデータと前記メモリチップからの読み出しデータとが一致するか否かを判定する判定回路を有し、
前記ＢＯＳＴは、両面にコンタクタを形成してウェハ上の前記メモリチップとコンタクタ基板にそれぞれ接続され、前記コンタクタ基板は、前記外部試験装置に接続され、
前記第１試験パターンを用いた試験において、前記ＢＯＳＴは、前記外部試験装置から入力される制御信号及びクロック信号に基づき、前記メモリチップへの書き込みデータとして前記第１試験パターンを前記メモリチップへ出力し、前記メモリチップに書き込まれた前記第１試験パターンを前記メモリチップから前記読み出しデータとして読み出し、前記判定回路は、前記書き込みデータと前記読み出しデータとが一致するか否かの判定結果に基づいて前記制御信号と同じ信号又は該制御信号を反転させた信号を前記外部試験装置に出力し、
前記第２試験パターンを用いた試験において、前記ＢＩＳＴは、前記ＢＯＳＴから受けるテストモード信号に基づき、前記メモリチップへの前記書き込みデータとして前記第２試験パターンを前記メモリチップへ出力し、前記メモリチップに書き込まれた前記第２試験パターンを前記メモリチップから前記読み出しデータとして読み出し、前記判定回路は、前記読み出しデータに基づいて判定結果を前記外部試験装置に出力することを特徴とする半導体試験装置。 - 外部試験装置と、
前記外部試験装置と試験対象のメモリチップとの間に介在され、第１試験パターンが格納されたＢＯＳＴと
を有する半導体試験装置であって、
前記メモリチップは、第２試験パターンが格納されたＢＩＳＴを含み、
前記ＢＯＳＴは、前記メモリチップへの書き込みデータと前記メモリチップからの読み出しデータとが一致するか否かを判定する判定回路を有し、
前記ＢＯＳＴは、片面にコンタクタが形成されるとともに他の片面がコンタクタ基板に接着され、前記コンタクタは、ウェハ上の前記メモリチップと前記コンタクタ基板に接続され、前記コンタクタ基板は、前記外部試験装置に接続され、
前記第１試験パターンを用いた試験において、前記ＢＯＳＴは、前記外部試験装置から入力される制御信号及びクロック信号に基づき、前記メモリチップへの書き込みデータとして前記第１試験パターンを前記メモリチップへ出力し、前記メモリチップに書き込まれた前記第１試験パターンを前記メモリチップから前記読み出しデータとして読み出し、前記判定回路は、前記書き込みデータと前記読み出しデータとが一致するか否かの判定結果に基づいて前記制御信号と同じ信号又は該制御信号を反転させた信号を前記外部試験装置に出力し、
前記第２試験パターンを用いた試験において、前記ＢＩＳＴは、前記ＢＯＳＴから受けるテストモード信号に基づき、前記メモリチップへの前記書き込みデータとして前記第２試験パターンを前記メモリチップへ出力し、前記メモリチップに書き込まれた前記第２試験パターンを前記メモリチップから前記読み出しデータとして読み出し、前記判定回路は、前記読み出しデータに基づいて判定結果を前記外部試験装置に出力することを特徴とする半導体試験装置。 - 外部試験装置と、
前記外部試験装置と試験対象のメモリチップとの間に介在され、第１試験パターンが格納されたＢＯＳＴと
を有する半導体試験装置であって、
前記メモリチップは、第２試験パターンが格納されたＢＩＳＴを含み、
前記ＢＯＳＴは、前記メモリチップへの書き込みデータと前記メモリチップからの読み出しデータとが一致するか否かを判定する判定回路を有し、
前記ＢＯＳＴは、コンタクタ基板に取着したソケットに収容されることで電気的に接続され、前記ソケットは、外部試験装置に接続されるとともに、前記コンタクタ基板を介してウェハ上の前記メモリチップに接続され、
前記第１試験パターンを用いた試験において、前記ＢＯＳＴは、前記外部試験装置から入力される制御信号及びクロック信号に基づき、前記メモリチップへの書き込みデータとして前記第１試験パターンを前記メモリチップへ出力し、前記メモリチップに書き込まれた前記第１試験パターンを前記メモリチップから前記読み出しデータとして読み出し、前記判定回路は、前記書き込みデータと前記読み出しデータとが一致するか否かの判定結果に基づいて前記制御信号と同じ信号又は該制御信号を反転させた信号を前記外部試験装置に出力し、
前記第２試験パターンを用いた試験において、前記ＢＩＳＴは、前記ＢＯＳＴから受けるテストモード信号に基づき、前記メモリチップへの前記書き込みデータとして前記第２試験パターンを前記メモリチップへ出力し、前記メモリチップに書き込まれた前記第２試験パターンを前記メモリチップから前記読み出しデータとして読み出し、前記判定回路は、前記読み出しデータに基づいて判定結果を前記外部試験装置に出力することを特徴とする半導体試験装置。 - 外部試験装置と、
前記外部試験装置と試験対象のメモリチップとの間に介在され、第１試験パターンが格納されたＢＯＳＴと
を有する半導体試験装置であって、
前記メモリチップは、第２試験パターンが格納されたＢＩＳＴを含み、
前記ＢＯＳＴは、前記メモリチップへの書き込みデータと前記メモリチップからの読み出しデータとが一致するか否かを判定する判定回路を有し、
前記ＢＯＳＴは、前記第１試験パターンを発生するパターン発生回路を備え、該パターン発生回路から前記メモリチップにクロック信号を出力する第一の配線及び前記クロック信号に基づく前記メモリチップの出力信号を前記判定回路に出力する第二の配線の配線長の和と等しい長さの第三の配線を介して、前記パターン発生回路から前記判定回路にクロック信号を入力し、
前記判定回路は、前記メモリチップから前記第二の配線を介して入力された前記出力信号と、前記パターン発生回路から前記第三の配線を介して入力された前記クロック信号とを比較して、前記クロック信号が前記メモリチップに出力されてから前記出力信号が出力されるまでのアクセス時間を測定し、
前記第１試験パターンを用いた試験において、前記ＢＯＳＴは、前記外部試験装置から入力される制御信号及びクロック信号に基づき、前記メモリチップへの書き込みデータとして前記第１試験パターンを前記メモリチップへ出力し、前記メモリチップに書き込まれた前記第１試験パターンを前記メモリチップから前記読み出しデータとして読み出し、前記判定回路は、前記書き込みデータと前記読み出しデータとが一致するか否かの判定結果に基づいて前記制御信号と同じ信号又は該制御信号を反転させた信号を前記外部試験装置に出力し、
前記第２試験パターンを用いた試験において、前記ＢＩＳＴは、前記ＢＯＳＴから受けるテストモード信号に基づき、前記メモリチップへの前記書き込みデータとして前記第２試験パターンを前記メモリチップへ出力し、前記メモリチップに書き込まれた前記第２試験パターンを前記メモリチップから前記読み出しデータとして読み出し、前記判定回路は、前記読み出しデータに基づいて判定結果を前記外部試験装置に出力することを特徴とする半導体試験装置。 - 前記ＢＯＳＴは、前記外部試験装置から入力される制御信号に基づいて、あらかじめ格納されている第１試験パターンデータを反転させた裏パターンデータを生成可能としたことを特徴とする請求項１乃至５のいずれか一項に記載の半導体試験装置。
- 前記ＢＯＳＴには、前記ＢＩＳＴに出力する出力信号の出力レベルを
生成する出力レベル発生用電圧と、前記ＢＩＳＴから入力される入力信号を判定する入力レベル判定用基準電圧とを前記外部試験装置から供給したことを特徴とする請求項１乃至６のいずれか一項に記載の半導体試験装置。
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| JP2007333495A (ja) * | 2006-06-14 | 2007-12-27 | Nec Corp | 検査システムおよびその検査回路、半導体装置、表示装置ならびに半導体装置の検査方法 |
| JP5446268B2 (ja) | 2006-11-10 | 2014-03-19 | 日本電気株式会社 | 並列テスト回路と方法並びに半導体装置 |
| WO2008056666A1 (fr) | 2006-11-10 | 2008-05-15 | Nec Corporation | Circuit d'essai, méthode et dispositif semi-conducteur |
| KR100915822B1 (ko) * | 2007-12-11 | 2009-09-07 | 주식회사 하이닉스반도체 | 바운더리 스캔 테스트 회로 및 바운더리 스캔 테스트 방법 |
| JP5478133B2 (ja) | 2009-07-03 | 2014-04-23 | 株式会社日本マイクロニクス | 集積回路の試験に用いるテストチップ |
| US8274296B2 (en) * | 2009-11-11 | 2012-09-25 | Advantest Corporation | Test apparatus and electronic device that tests a device under test |
| KR100974669B1 (ko) * | 2009-11-26 | 2010-08-09 | 주식회사 아이티엔티 | 룩업 테이블을 내장한 보스트 회로 장치 또는 패턴 생성 장치, 및 이를 이용한 테스트 대상 디바이스에 대한 테스트 데이터 출력 방법 |
| TWI463502B (zh) * | 2010-11-17 | 2014-12-01 | Hoy Technologies Co | 內嵌式測試模組 |
| KR102377362B1 (ko) * | 2015-07-08 | 2022-03-23 | 삼성전자주식회사 | 보조 테스트 장치, 그것을 포함하는 테스트 보드 및 그것의 테스트 방법 |
| KR20190061957A (ko) * | 2017-11-28 | 2019-06-05 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 시스템 |
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Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140299A (ja) * | 1985-12-13 | 1987-06-23 | Advantest Corp | パタ−ン発生装置 |
| JP2641917B2 (ja) * | 1988-09-19 | 1997-08-20 | 富士通株式会社 | メモリ素子 |
| JPH0612898A (ja) * | 1992-06-26 | 1994-01-21 | Ando Electric Co Ltd | 半導体メモリ用試験パターン発生器 |
| JPH0949864A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| US5600257A (en) * | 1995-08-09 | 1997-02-04 | International Business Machines Corporation | Semiconductor wafer test and burn-in |
| US6097206A (en) * | 1996-10-15 | 2000-08-01 | Advantest Corporation | Memory tester and method of switching the tester to RAM test mode and ROM test mode |
| JP2000090693A (ja) * | 1998-07-17 | 2000-03-31 | Advantest Corp | メモリ試験装置 |
| JP2000100880A (ja) * | 1998-09-22 | 2000-04-07 | Sharp Corp | 半導体集積回路のテスト装置 |
| JP2000276367A (ja) * | 1999-03-23 | 2000-10-06 | Advantest Corp | データ書込装置、データ書込方法、及び試験装置 |
| US6587979B1 (en) * | 1999-10-18 | 2003-07-01 | Credence Systems Corporation | Partitionable embedded circuit test system for integrated circuit |
| JP2001183416A (ja) * | 1999-12-28 | 2001-07-06 | Mitsubishi Electric Corp | テスト方法及びそれに用いるソケット及び半導体装置 |
| JP2002236150A (ja) * | 2001-02-08 | 2002-08-23 | Mitsubishi Electric Corp | 半導体集積回路の試験装置及び試験方法 |
| JP2002267721A (ja) * | 2001-03-09 | 2002-09-18 | Mitsubishi Electric Corp | Ｃｐｕ内蔵ｒａｍ混載ｌｓｉのテスト装置および方法 |
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