JP2002267721A - Ｃｐｕ内蔵ｒａｍ混載ｌｓｉのテスト装置および方法 - Google Patents

Ｃｐｕ内蔵ｒａｍ混載ｌｓｉのテスト装置および方法

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JP2002267721A
JP2002267721A JP2001067334A JP2001067334A JP2002267721A JP 2002267721 A JP2002267721 A JP 2002267721A JP 2001067334 A JP2001067334 A JP 2001067334A JP 2001067334 A JP2001067334 A JP 2001067334A JP 2002267721 A JP2002267721 A JP 2002267721A
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Hiroaki Tamura
浩昭 田村
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Mitsubishi Electric Corp
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    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/27—Built-in tests

Abstract

(57)【要約】 【課題】 ＣＰＵ内蔵ＲＡＭ混載ＬＳＩの混載ＲＡＭの
テストを、内蔵ＣＰＵの通常動作にて行えるようにする
ことで、検査精度の向上を簡便かつ低コストで達成し
て、不良品のスクリーニングレベルを向上させ得るこ
と。 【解決手段】 テスタ６０を用いて切り替えスイッチ５
１をＲＯＭ５０に切り替えた後、ＲＯＭ５０から内蔵Ｃ
ＰＵ２０に接続されている主メモリ２８にセルフテスト
プログラムをロードすることによってＣＰＵ２０と混載
ＲＡＭ３０とのアクセスによるＣＰＵ２０の通常動作に
よるセルフテストを実行させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ内蔵ＲＡＭ
混載ＬＳＩをＢＯＳＴ（Built Out Self Test）ボード
を用いてテストするためのＣＰＵ内蔵ＲＡＭ混載ＬＳＩ
のテスト装置および方法に関するものである。
【０００２】
【従来の技術】従来別々に製造されていたＤＲＡＭ,Ｓ
ＲＡＭなどのＲＡＭとＣＰＵとを同一チップ上に搭載す
るＣＰＵ内蔵ＲＡＭ混載ＬＳＩに関する技術が、電子機
器の小型化、高速化、低消費電力化を達成する技術とし
て注目されている。
【０００３】このようなＣＰＵ内蔵ＲＡＭ混載ＬＳＩに
内蔵されている混載ＲＡＭをテストするに当たって従来
は、テストボード上にテスト用のＣＰＵ内蔵ＲＡＭ混載
ＬＳＩを搭載し、該ＣＰＵ内蔵ＲＡＭ混載ＬＳＩの各信
号端子、電源端子などをテスタの対応する端子に接続
し、テスタからＣＰＵ内蔵ＲＡＭ混載ＬＳＩに対し所要
の信号を直接出力するようにしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のテスト手法では、テスタ内のテスト専用回路を通し
てＬＳＩ内のメモリへ直接アクセスするので、このテス
トによるメモリへのアクセス方法は、通常のＬＳＩ内で
のメモリへのアクセスとは異なる。すなわち、通常時
は、メモリへはＬＳＩに内蔵されているＣＰＵによって
アクセスされているが、テスト時には、ＣＰＵを介さず
にテスタ内のテスト専用回路からメモリへアクセスす
る。このように、従来の手法では、テスト時のメモリへ
のアクセス方法がＬＳＩ通常動作時のメモリへのアクセ
ス方法と異なるので、不良品を完全にスクリーニングす
ることができず、検査精度が悪い問題がある。
【０００５】また、テスタの動作周波数がＬＳＩの動作
周波数よりも低い場合は、テストが通常のＬＳＩ動作よ
りも低周波であるため、不良品を完全にスクリーニング
することができないという問題もある。したがって、精
度のよいテストを行うためには、テスタ自体を代えてＬ
ＳＩの動作周波数に対応するようにしなければならず、
検査コストが上昇してしまう。
【０００６】本発明は上記に鑑みてなされたもので、Ｃ
ＰＵ内蔵ＲＡＭ混載ＬＳＩの混載ＲＡＭのテストを、内
蔵ＣＰＵの通常動作にて行えるようにすることで、検査
精度の向上を簡便かつ低コストで達成するＣＰＵ内蔵Ｒ
ＡＭ混載ＬＳＩのテスト装置および方法を得ることを目
的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
この発明においては、テスタを用いてテストボード上に
実装されたＣＰＵ内蔵ＲＡＭ混載ＬＳＩの混載ＲＡＭを
セルフテストするＣＰＵ内蔵ＲＡＭ混載ＬＳＩのテスト
装置において、ＣＰＵ内蔵ＲＡＭ混載ＬＳＩの内蔵ＣＰ
Ｕと混載ＲＡＭとのアクセスによるセルフテストを実行
させるセルフテストプログラムが予め記憶されたＲＯＭ
と、前記テスタからＣＰＵ内蔵ＲＡＭ混載ＬＳＩへの信
号と、前記ＲＯＭからＣＰＵ内蔵ＲＡＭ混載ＬＳＩへの
信号とを切り替え、切り替えた信号を前記ＣＰＵ内蔵Ｒ
ＡＭ混載ＬＳＩの各所定の信号端子に入力するＲＯＭ切
り替え手段とを前記テストボード上に搭載し、前記テス
タを用いて前記ＲＯＭ切り替え手段をＲＯＭ側に切り替
えた後、前記ＲＯＭから前記内蔵ＣＰＵに接続されてい
る主メモリに前記セルフテストプログラムをロードする
ことによって前記セルフテストを実行させることを特徴
とする。
【０００８】この発明によれば、テスタを用いてＲＯＭ
切り替え手段をＲＯＭに切り替えた後、ＲＯＭから内蔵
ＣＰＵに接続されている主メモリにセルフテストプログ
ラムをロードすることによってＣＰＵと混載ＲＡＭとの
アクセスによるＣＰＵの通常動作によってセルフテスト
を実行させる。
【０００９】つぎの発明は、上記発明において、前記セ
ルフテストは、サラウンドディスターブパターンによる
テストを含むことを特徴としている。
【００１０】この発明によれば、テスト対象ビットの周
囲のビットに対してライト／リード動作を行ってテスト
対象ビットの状態を見るサラウンドディスターブパター
ンによるセルフテストを行うようにしている。
【００１１】つぎの発明は、上記発明において、前記テ
ストボード上には、前記ＲＯＭ用のソケットを実装し、
該実装したＲＯＭソケットに前記ＲＯＭを装着すること
を特徴としている。
【００１２】この発明によれば、テストボード上には、
ＲＯＭ用のソケットを実装しているので、このソケット
に対しＲＯＭが装着自在となる。したがって、テストプ
ログラムを変更する場合、ＲＯＭの交換のみでこれに対
応できるようになる。
【００１３】つぎの発明は、上記発明において、ＲＯＭ
に対しテスタから直接アクセスするための切り替えスイ
ッチをテストボード上にさらに搭載し、ＲＯＭのテスト
を前記テスタにて可能とすることを特徴としている。
【００１４】この発明によれば、ＲＯＭのテストがテス
タによって可能になり、これによりテスタによるテスト
によってＲＯＭの不良品がスクリーニング可能になる。
【００１５】つぎの発明は、上記発明において、所定の
動作周波数のクロック信号を発生する発振器と、前記テ
スタからＣＰＵ内蔵ＲＡＭ混載ＬＳＩへのクロック信号
と、前記発信器からのクロック信号とを切り替え、切り
替えたクロック信号を前記ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ
のクロック信号端子に入力するクロック切り替え手段と
をさらに前記テストボード上に搭載することを特徴とし
ている。
【００１６】この発明によれば、発信器から任意の周波
数のクロック信号をＣＰＵ内蔵ＲＡＭ混載ＬＳＩに入力
することができるので、テスタ性能すなわちテスタのテ
スト可能な最大周波数に依存することなく混載ＲＡＭの
テストを行うことができる。
【００１７】つぎの発明によれば、上記発明において、
デバック用ツールのコネクタと、前記テスタからＣＰＵ
内蔵ＲＡＭ混載ＬＳＩへのデバッグ用信号と、前記コネ
クタに接続されたデバッグ用ツールからのデバッグ用信
号とを切り替え、切り替えたデバッグ用信号を前記ＣＰ
Ｕ内蔵ＲＡＭ混載ＬＳＩのデバッグ用端子に入力するデ
バッグ用信号切り替え手段とをさらに前記テストボード
上に搭載することを特徴としている。
【００１８】この発明によれば、ＣＰＵ内蔵ＲＡＭ混載
ＬＳＩのデバッグを行うとき、デバッグ用信号切り替え
手段をテスタ側からデバッグ用ツール側に切り替え、デ
バッグ用ツールによってテストプログラムのデバッグを
行うことができる。
【００１９】つぎの発明によれば、テスタを用いてテス
トボード上に実装されたＣＰＵ内蔵ＲＡＭ混載ＬＳＩの
混載ＲＡＭをセルフテストするＣＰＵ内蔵ＲＡＭ混載Ｌ
ＳＩのテスト方法において、ＣＰＵ内蔵ＲＡＭ混載ＬＳ
Ｉの内蔵ＣＰＵと混載ＲＡＭとのアクセスによるセルフ
テストを実行させるセルフテストプログラムが予め記憶
されたＲＯＭを前記テストボードに実装する第１のステ
ップと、前記テスタからＣＰＵ内蔵ＲＡＭ混載ＬＳＩへ
の信号と、前記ＲＯＭからＣＰＵ内蔵ＲＡＭ混載ＬＳＩ
への信号とを切り替え、切り替えた信号を前記ＣＰＵ内
蔵ＲＡＭ混載ＬＳＩの各所定の信号端子に入力するＲＯ
Ｍ切り替え手段を前記テストボードに実装する第２のス
テップと、前記テスタを用いて前記ＲＯＭ切り替え手段
をＲＯＭ側に切り替えた後、前記ＲＯＭから前記内蔵Ｃ
ＰＵに接続されている主メモリに前記セルフテストプロ
グラムをロードすることによって前記セルフテストを実
行させる第３のステップとを備えることを特徴としてい
る。
【００２０】この発明によれば、セルフテストプログラ
ムが予め記憶されたＲＯＭおよびＲＯＭ切り替え手段を
テストボード上に実装した後、テスタを用いてＲＯＭ切
り替え手段をＲＯＭに切り替え、ＲＯＭから内蔵ＣＰＵ
に接続されている主メモリにセルフテストプログラムを
ロードすることによってＣＰＵと混載ＲＡＭとのアクセ
スによるＣＰＵの通常動作によるセルフテストを実行さ
せる。
【００２１】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるＣＰＵ内蔵ＲＡＭ混載ＬＳＩのテスト装置
の好適な実施の形態を詳細に説明する。
【００２２】実施の形態１ 図１および図２を用いてこの発明の実施の形態１に関し
て説明する。図１に、ＣＰＵ内蔵ＲＡＭ混載ＬＳＩを内
蔵ＣＰＵの通常動作にてセルフテストするための構成の
概略を示す。
【００２３】図１において、テストボード１上には、Ｃ
ＰＵ内蔵ＲＡＭ混載ＬＳＩ１０およびＢＯＳＴ回路４０
が搭載されている。ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０
は、ＣＰＵ２０と、ＳＲＡＭ（Static RAM）３１と、Ｄ
ＲＡＭ（Dynamic RAM）３２と、各種入出力端子とを有
し、これらが同一チップ上に混載されている。ＳＲＡＭ
３１およびＤＲＡＭ（Dynamic RAM）３２を総称して混
載ＲＡＭ３０と称する。ＬＳＩ１０の入出力端子として
は、ＳＤＩ（scalable Debug Interface）関連端子、リ
セット信号端子、リセット解除信号端子、ＲＯＭ用アド
レス端子、ＲＯＭ用データ端子、チップセレクト（Ｃ
Ｓ）信号端子、クロック（ＣＬＫ）信号端子、ＬＥＤ信
号端子などが含まれる。ＳＤＩ関連端子は、デバッグ用
端子とも称する。
【００２４】ＣＰＵ２０は、ＣＰＵのコアであるＣＰＵ
部２１、外部メモリインターフェース２７，ＣＰＵ２０
に内蔵される高速ＲＡＭである主メモリ（ＨＳＲＡＭ）
２８，および周辺デバイスとのバスインターフェースで
あるペリフェラルバスインターフェース２９を有してい
る。ＣＰＵ部２１には、ＣＰＵカーネル２２、キャッシ
ュＳＲＡＭ２３、キャッシュコントロール２４、ＣＰＵ
バスインターフェース２５およびデバッグサポートユニ
ット２６などが含まれている。ＣＰＵ２０には、この他
に、アドレスコントロール、ＰＷＭなどの各種回路が含
まれているが、それらの図示は省略した。
【００２５】テストボード１には、さらにＢＯＳＴ（Bu
ilt Out Self Test）回路４０として、ＲＯＭ５０およ
び切り替えスイッチとしてのリレー（ＲＯＭ切り替え手
段）５１が搭載されている。ＢＯＳＴ回路４０は、テス
トパターン生成器、テスト解析器などがテストするデバ
イス（この場合ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０）の中
に直接構築されるＢＩＳＴ（Built In Self Test）とは
異なり、ＢＩＳＴ回路をテストボード上に配置し、テス
トするデバイスに直付けする技術であり、ＢＩＳＴ回路
を変更するたびにチップを作り直す必要があったＢＩＳ
Ｔの欠点を解消し、ＢＩＳＴ回路を手元で自由にプログ
ラムできるという利点を有している。
【００２６】プログラムを記憶するためのメモリとして
のＲＯＭ５０には、内蔵ＣＰＵ２０による混載ＲＡＭ３
０のセルフテストを、内蔵ＣＰＵ２０と混載ＲＡＭ３０
とのアクセスによる内蔵ＣＰＵ２０の通常動作にて実行
可能にするＣＰＵ２０のプログラムが書き込まれてい
る。リレー５１は、テスタ６０からの切り替えＳＷ信号
ＳＬ１によって、ＬＳＩ１０のＲＯＭ用アドレス端子、
ＲＯＭ用データ端子、チップセレクト（ＣＳ）信号端子
に接続される信号ラインと、ＲＯＭ５０からの同信号ラ
インとの何れかが、テスタ６０のＲＯＭ用アドレス端
子、ＲＯＭ用データ端子、チップセレクト（ＣＳ）信号
端子に接続された信号ラインに接続されるような切り替
え動作を実行する。
【００２７】テスタ６０は、ＣＰＵ内蔵ＲＡＭ混載ＬＳ
Ｉ１０の内蔵デバイスの各種テストを行うことができる
通常のテスタであり、ＲＯＭ用アドレス端子、ＲＯＭ用
データ端子、チップセレクト（ＣＳ）信号端子、クロッ
ク（ＣＬＫ）信号端子、ＬＥＤ信号端子、ＳＤＩ関連信
号端子などの他に、リレー５１の切り替えを行う切り替
えＳＷ信号ＳＬ１を出力するための切り替えＳＷ端子を
有している。ただし、この実施の形態１においては、テ
スタ６０は、ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０の通常動
作周波数以上のテスト可能最大周波数を有していること
が必要である。
【００２８】この図１に示す実施の形態１において、従
来技術と異なる構成は、ＢＯＳＴ回路４０として、ＲＯ
Ｍ５０およびリレー５１が追加され、かつテスタ６０か
らリレー５１の切り替えのための切り替えＳＷ信号ＳＬ
１が出力されるようにされた点である。
【００２９】以下、図２に示すフローチャートを参照し
て実施の形態１によるＣＰＵ内蔵ＲＡＭ混載ＬＳＩのテ
スト手順について説明する。
【００３０】テストを開始する前に、ＢＯＳＴ回路４０
としてのＲＯＭ５０をテストボード１上に実装するとと
もに、テスタ６０からの信号とテストボード１上のＲＯ
Ｍ５０からの信号を切り替えるためのリレー５１を実装
する。なお、最初の初期状態においては、リレー５１は
テスタ６０側に接続する。
【００３１】ステップＳ１００（ＣＰＵ部、ＨＳＲＡＭ
のテスト） テスタ６０を用いて、ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０
のＣＰＵ部２１と、セルフテスト実行プログラムを格納
するためのＨＳＲＡＭ２８をテストし、これらがＯＫか
ＮＧかの判定を行う。これは、ＣＰＵ部２１、またはＨ
ＳＲＡＭ２８が不良である不良ＬＳＩをスクリーニング
するためである。
【００３２】ステップＳ１１０（ＬＳＩ電源オフ） テスタ６０を用いて、テスタ６０からＣＰＵ内蔵ＲＡＭ
混載ＬＳＩ１０に供給する電源をＯＦＦにする。これ
は、ＢＯＳＴ回路４０上のリレー５１による切り替え時
にＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０が破壊されるのを防
止するためである。
【００３３】ステップＳ１２０（ＬＳＩリセット） テスタ６０からＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０のリセ
ット端子にリセット信号を入力することで、ＣＰＵ内蔵
ＲＡＭ混載ＬＳＩ１０をリセットする。これは、この場
合、ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０は、リセット解除
すると、ＲＯＭ５０の内容を読みにいく機能があるた
め、その後にリセット解除を動作させるためである。
【００３４】ステップＳ１３０（リレー切り替え） ＲＯＭ５０に記憶されている内蔵ＣＰＵテスト実行プロ
グラムを内蔵ＣＰＵ２０に内蔵されている主メモリ（Ｈ
ＳＲＡＭ）２８にロード可能にするため、テスタ６０か
ら切り替えＳＷ信号ＳＬ１を出力することによりＢＯＳ
Ｔ回路４０上のリレー５１を切り替えて、ＲＯＭ用アド
レス、ＲＯＭ用データ、チップセレクト（ＣＳ）につい
ての接続をテスタ６０からＲＯＭ５０へ切り替える。
【００３５】ステップＳ１４０（ＬＳＩ電源オン） 内蔵ＣＰＵ２０のテストを可能にするため、テスタ６０
を用いてテスタ６０からＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１
０へ供給する電源をＯＮにする。
【００３６】ステップＳ１５０（ＬＳＩリセット解除） テスタ６０からＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０のリセ
ット端子にリセット解除信号を入力することにより、Ｃ
ＰＵ内蔵ＲＡＭ混載ＬＳＩ１０をリセット解除する。
【００３７】ステップＳ１６０（テストプログラムロー
ド） 上記のリセット解除によって、ＣＰＵ内蔵ＲＡＭ混載Ｌ
ＳＩ１０のＣＰＵ部２１は、ＲＯＭ５０に記憶されてい
るＣＰＵテストプログラムを、ＣＰＵ部２１に接続され
ているＨＳＲＡＭ２８にロードする。
【００３８】ステップＳ１７０（テストプログラム実
行） ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０のＣＰＵ部２１は、Ｈ
ＳＲＡＭ２８にロードされたＣＰＵテストプログラムを
実行することにより、内蔵ＣＰＵ２０による通常動作で
混載ＲＡＭ３０すなわちＤＲＡＭ３２およびＳＲＡＭ３
１のセルフテストを行う。
【００３９】この場合、セルフテストでは、混載ＲＡＭ
３０の各ビットセルに内蔵ＣＰＵ２０の通常動作にてテ
スト用データをライトし、また内蔵ＣＰＵ２０の通常動
作にて混載ＲＡＭ３０からテスト用データをリードし、
これらのライトデータおよびリードデータを比較して、
それらの比較結果に基づいて混載ＲＡＭ３０がＯＫかＮ
Ｇかを示す判定信号をテスタ６０に送る。この判定信号
としては、例えば異常（ＮＧ）であれば、テスタ６０の
ＬＥＤを点灯させるＬＥＤ信号を用いる。
【００４０】ステップＳ１８０（テスタによるＯＫ／Ｎ
Ｇ判定） テスタ６０は、ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０からの
判定信号（ＬＥＤ信号）によって、当該ＣＰＵ内蔵ＲＡ
Ｍ混載ＬＳＩ１０がＯＫであるか否かを判定して、テス
トを終了する。
【００４１】このように実施の形態１では、ＣＰＵ内蔵
ＲＡＭ混載ＬＳＩ１０内のＣＰＵ２０による通常動作の
セルフテストによって、内蔵ＣＰＵ２０と混載メモリ３
０とのアクセスによるテストが可能になるので、従来で
はスクリーニング不可能な不良品がスクリーニング可能
になり、スクリーニングレベルを向上させることができ
る。
【００４２】実施の形態２．つぎにこの発明の実施の形
態２に関して説明する。この実施の形態２では、サラウ
ンドディスターブパターンによるセルフテストによって
混載ＲＡＭ３０の各対象ビットの検査を実行する。この
実施の形態２においても、テスタ６０のテスト可能な最
大周波数がＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０の通常動作
周波数以上であることが必要である。
【００４３】この実施の形態２におけるテストのための
構成は、先の図１に示したものと同じである。ただし、
この実施の形態２においては、ＲＯＭ５０に記憶させて
いるテストプログラムの内容が先の実施の形態１とは異
なっている。したがって、この実施の形態２では、図２
のステップＳ１００〜ステップＳ１６０の手順は実施の
形態１と同じであり、ステップＳ１７０で実行させるテ
ストプログラムが先の実施の形態１と異なる。
【００４４】サラウンドディスターブ（Surround Distu
rb）は、混載ＲＡＭの各ビットセルを検査するに当た
り、テスト対象ビットセルにテスト用データをライト
し、その後テスト対象ビット以外例えばテスト対象ビッ
トの周囲のビットセルをＣＰＵ２０の通常動作でリード
／ライトすることによりテスト対象ビットセルをディス
ターブする。そして、このディスターブによってテスト
対象ビットセルが、先にライトされたテスト用データを
維持しているか否かをテストする。このようなサラウン
ドディスターブテストを実行することができるテストプ
ログラムをテストボード１上に実装したＲＯＭ５０に書
き込んでおく。
【００４５】このテストによれば、テスト対象ｂｉｔの
記憶保持能力のマージンを小さくした混載ＲＡＭ３０の
テストが可能になり、テスタ６０でのテストではスクリ
ーニング不可能な、通常動作のディスターブ動作で不良
になる記憶保持能力のマージン不足の不良品がスクリー
ニング可能になり、スクリーニングレベルを向上させる
ことができる。
【００４６】実施の形態３.つぎにこの発明の実施の形
態３に関して説明する。この実施の形態３では、テスト
ボード１上には、ＲＯＭ自体を直接実装するのではな
く、ＲＯＭ用のソケットを実装する。そして、このテス
トボード１上に実装されたＲＯＭ用ソケットに、所定の
テストプログラムが予め記憶された前述したＲＯＭ５０
を装填する。
【００４７】この実施の形態３によれば、ＣＰＵ内蔵Ｒ
ＡＭ混載ＬＳＩ１０のテストプログラムを変更する場
合、ＲＯＭ用ソケットに装填されているＲＯＭを取り外
し、変更したプログラムを記憶した別のＲＯＭをテスト
ボード上のＲＯＭのソケットに装填するのみの簡便な作
業で済むようになる。
【００４８】実施の形態４.つぎに図３に従ってこの発
明の実施の形態４に関して説明する。この実施の形態４
では、テストボード１上に実装するＢＯＳＴ回路４０と
して、図３に示すように、ＬＳＩ／ＲＯＭ切り替えスイ
ッチ５２を追加し、このＬＳＩ／ＲＯＭ切り替えスイッ
チ５２の切り替えによりテスタ６０からＲＯＭ５０に直
接アクセス可能にすることで、テスタ６０によるＲＯＭ
５０のテストを可能にしている。
【００４９】ＬＳＩ／ＲＯＭ切り替えスイッチ５２は、
テスタ６０から出力されるＬＳＩ／ＲＯＭ切り替えスイ
ッチ信号ＳＬ２によって、テスタ６０からのＲＯＭ用ア
ドレス信号ライン、ＲＯＭ用データライン、チップセレ
クト（ＣＳ）信号ラインを、ＲＯＭ５０に接続するかあ
るいはＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０に接続するかの
切り替えを行うものである。このＬＳＩ／ＲＯＭ切り替
えスイッチ５２が追加されたことにより、ＲＯＭ５０の
テストを行う場合は、ＬＳＩ／ＲＯＭ切り替えスイッチ
信号ＳＬ２によってＬＳＩ／ＲＯＭ切り替えスイッチ５
２をＲＯＭ５０側に切り替え、テスタ６０からＲＯＭ５
０に直接アクセスすることにより、セルフテストプログ
ラムが記憶されているＲＯＭ５０のテストが可能とな
る。したがって、ＲＯＭ５０の不良品がテスタ６０でス
クリーニング可能になる。
【００５０】実施の形態５.つぎに図４に従ってこの発
明の実施の形態５に関して説明する。この実施の形態５
では、テストボード１上に実装するＢＯＳＴ回路４０と
して、ＣＰＵ２０の通常動作の周波数のクロック信号を
発生することができる発振器５３と、テスタ６０からの
クロック信号と発振器５３からのクロック信号を切り替
え、何れか一方のクロック信号をＣＰＵ内蔵ＲＡＭ混載
ＬＳＩ１０のクロック端子ＣＬＫに入力するクロック切
り替え手段としての切り替えスイッチ（リレー）５４と
をさらに追加している。このリレー５４は、テスタ６０
から出力される切り替えＳＷ信号ＳＬ１によって、リレ
ー５１と共に切り替えられる。
【００５１】この実施の形態５のテスト手順は、先の図
２に示したものとほぼ同じであり、ステップＳ１３０で
テスタ６０からＢＯＳＴ回路４０に接続を切り替える際
に、切り替えＳＷ信号ＳＬ１によってリレー５１および
５４をＢＯＳＴ回路側に切り替えて、ＲＯＭ５０のみな
らず発振器５３もＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０に接
続する。
【００５２】この実施の形態５によれば、発振器５３か
ら任意の周波数のクロック信号を発生し、該発生したク
ロック信号をＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０に入力す
ることが可能になるので、混載ＲＡＭ３０のテストをテ
スタ６０の性能（テスト可能な最大周波数）に依存せず
に行えるようになり、内蔵ＣＰＵ２０による通常動作に
よって混載ＲＡＭ３０のセルフテストを実行することが
できる。
【００５３】実施の形態６.つぎに図５に従ってこの発
明の実施の形態６に関して説明する。この実施の形態６
では、テストボード１上に実装するＢＯＳＴ回路４０と
して、デバッグ用インターフェースとしてのデバッグツ
ール用コネクタ（ＳＤＩコネクタ）５５と、テスタ６０
からのＳＤＩ関連信号とＳＤＩコネクタ５５からのＳＤ
Ｉ関連信号を切り替え、何れか一方のＳＤＩ関連信号を
ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０のＳＤＩ関連端子に入
力するデバッグ用信号切り替え手段としての切り替えス
イッチ（リレー）５６とをさらに追加している。このリ
レー５６は、テスタ６０から出力される切り替えＳＷ信
号ＳＬ１によって、リレー５１、５４と共に切り替えら
れる。ＳＤＩコネクタ５５には、デバッグツール（図示
せず）が接続され、このデバッグツールからのＳＤＩ関
連信号が、ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０のＳＤＩ関
連端子を介してデバッグサポートユニット２６に入力可
能となる。
【００５４】この実施の形態６においては、ＣＰＵ内蔵
ＲＡＭ混載ＬＳＩ１０のテストプログラムにバグがある
とき、リレー５６をＳＤＩコネクタ５５側に切り替え、
ＳＤＩコネクタ５５に接続されたデバッグツールによっ
てテストプログラムのデバッグを行う。
【００５５】この実施の形態６によれば、ＳＤＩコネク
タ５５に接続されたデバッグツールによって、ＨＳＲＡ
Ｍ２８にロードされるＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０
のテストプログラムのデバックがテストボード１上で可
能になるので、ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０のテス
トプログラムにバグがある場合、テストボード１にてテ
ストプログラムのデバックが可能になる。
【００５６】変形例.なお、本発明においては、上記各
実施の形態１〜６の各特徴構成を組み合わせてＣＰＵ内
蔵ＲＡＭ混載ＬＳＩ１０のセルフテストを行うようにし
てもよい。例えば、サラウンドディスターブテストを、
図５に示した実施の形態において実行させるようにして
もよいし、また図３に示したＬＳＩ／ＲＯＭ切り替えス
イッチ５２を図４あるいは図５に示した実施の形態に用
いるようにしてもよい。
【００５７】また、図５の実施の形態６においては、各
リレー５１，５４、５６を同じ切り替えＳＷ信号ＳＬ１
によって切り替えるようにしたが、各リレーを別の信号
によって切り替えられるように構成してもよい。
【００５８】
【発明の効果】以上説明したように、この発明によれ
ば、テスタを用いてＲＯＭ切り替え手段をＲＯＭに切り
替えた後、ＲＯＭから内蔵ＣＰＵに接続されている主メ
モリにセルフテストプログラムをロードすることによっ
てＣＰＵと混載ＲＡＭとのアクセスによるＣＰＵの通常
動作によるセルフテストを実行させるようにしているの
で、ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ１０内のＣＰＵによる
通常動作のセルフテストによって内蔵ＣＰＵとメモリと
のアクセスによるテストが可能になるので、従来ではス
クリーニング不可能な不良品がスクリーニング可能にな
り、スクリーニングレベルを簡便かつ低コストで向上さ
せることができる。したがって、セルフテストの検査精
度を向上させることができる。
【００５９】つぎの発明によれば、サラウンドディスタ
ーブパターンによるセルフテストを行うようにしている
ので、テスト対象ビットの記憶保持マージンを小さくし
た混載ＲＡＭのテストが可能になり、テスタでのテスト
ではスクリーニング不可能な、通常動作のディスターブ
動作で不良になる記憶保持能力のマージン不足の不良品
がスクリーニング可能になり、スクリーニングレベルを
向上させることができる。
【００６０】つぎの発明によれば、テストボード上に
は、ＲＯＭ用のソケットを実装し、このソケットに対し
ＲＯＭを装着自在にしているので、テストプログラムを
変更する場合、ソケットの装着するＲＯＭの交換のみで
簡便に対応できるようなる。
【００６１】つぎの発明によれば、テスタからＲＯＭに
直接アクセスできる切り替えスイッチをテストボード上
に搭載しているので、ＲＯＭのテストがテスタによって
可能になり、これによりＲＯＭの不良品をテスタによる
テストによってスクリーニング可能になる。
【００６２】つぎの発明によれば、クロック信号を発生
する発振器およびクロック切り替え手段をテストボード
上に搭載してるので、発信器から任意の周波数のクロッ
ク信号をＣＰＵ内蔵ＲＡＭ混載ＬＳＩに入力することが
でき、これによりテスタのクロック信号の性能に依存す
ることなく混載ＲＡＭのテストを行うことができる。
【００６３】つぎの発明によれば、デバック用ツールの
コネクタおよびデバッグ用信号切り替え手段を前記テス
トボード上に搭載しているので、デバッグ用ツールによ
ってテストプログラムのデバッグを行うことができる。
【００６４】つぎの発明によれば、セルフテストプログ
ラムが予め記憶されたＲＯＭおよびＲＯＭ切り替え手段
をテストボード上に実装した後、テスタを用いてＲＯＭ
切り替え手段をＲＯＭに切り替え、ＲＯＭから内蔵ＣＰ
Ｕに接続されているＲＡＭにセルフテストプログラムを
ロードすることによってＣＰＵと混載ＲＡＭとのアクセ
スによるＣＰＵの通常動作によるセルフテストを実行さ
せるようにしているので、ＣＰＵ内蔵ＲＡＭ混載ＬＳＩ
１０内のＣＰＵによる通常動作のセルフテストによって
内蔵ＣＰＵとメモリとのアクセスによるテストが可能に
なるので、従来ではスクリーニング不可能な不良品がス
クリーニング可能になり、スクリーニングレベルを向上
させることができる。
【図面の簡単な説明】
【図１】 この発明にかかるＣＰＵ内蔵ＲＡＭ混載ＬＳ
Ｉのテスト装置の実施の形態１の構成を示すブロック図
である。
【図２】 実施の形態１のテスト手順を示すフローチャ
ートである。
【図３】 この発明にかかるＣＰＵ内蔵ＲＡＭ混載ＬＳ
Ｉのテスト装置の実施の形態４の構成を示すブロック図
である。
【図４】 この発明にかかるＣＰＵ内蔵ＲＡＭ混載ＬＳ
Ｉのテスト装置の実施の形態５の構成を示すブロック図
である。
【図５】 この発明にかかるＣＰＵ内蔵ＲＡＭ混載ＬＳ
Ｉのテスト装置の実施の形態６の構成を示すブロック図
である。
【符号の説明】
１ テストボード、１０ ＣＰＵ内蔵ＲＡＭ混載Ｌ
ＳＩ、２０ ＣＰＵ、２１ ＣＰＵ部、２２ ＣＰＵカ
ーネル、２３ キャッシュＳＲＡＭ、２４ キャッシュ
コントロール、２５ ＣＰＵバスインターフェース、２
６ デバッグサポートユニット、２７ 外部メモリイン
ターフェース、２８ 主メモリ（ＨＳＲＡＭ）、２９
ペリフェラルバスインターフェース、３０ 混載メモ
リ、４０ＢＯＳＴ回路、５０ ＲＯＭ、５１,５４,５６
切り替えスイッチ（リレー）、５２ ＬＳＩ／ＲＯＭ
切り替えスイッチ、５３ 発振器、５５ ＳＤＩコネク
タ、６０ テスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/413 Ｇ１１Ｃ 29/00 ６７５Ｍ 11/401 Ｇ０１Ｒ 31/28 Ｕ 29/00 ６７１ Ｂ ６７５ Ｈ Ｇ１１Ｃ 11/34 ３４１Ｄ ３７１Ａ Ｆターム(参考） 2G132 AA08 AE16 AE23 AF01 AG02 AG08 AJ07 AK29 AL11 5B015 HH01 HH03 JJ00 KB91 PP06 PP07 PP08 RR06 5B048 AA20 DD01 DD07 DD08 5L106 AA01 AA02 AA07 DD03 DD22 DD25 DD26 GG05 GG07 5M024 AA40 BB30 BB40 HH20 KK32 KK33 KK35 KK37 MM02 PP01 PP10

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 テスタを用いてテストボード上に実装さ
    れたＣＰＵ内蔵ＲＡＭ混載ＬＳＩの混載ＲＡＭをセルフ
    テストするＣＰＵ内蔵ＲＡＭ混載ＬＳＩのテスト装置に
    おいて、 ＣＰＵ内蔵ＲＡＭ混載ＬＳＩの内蔵ＣＰＵと混載ＲＡＭ
    とのアクセスによるセルフテストを実行させるセルフテ
    ストプログラムが予め記憶されたＲＯＭと、 前記テスタからＣＰＵ内蔵ＲＡＭ混載ＬＳＩへの信号
    と、前記ＲＯＭからＣＰＵ内蔵ＲＡＭ混載ＬＳＩへの信
    号とを切り替え、切り替えた信号を前記ＣＰＵ内蔵ＲＡ
    Ｍ混載ＬＳＩの各所定の信号端子に入力するＲＯＭ切り
    替え手段と、 を前記テストボード上に搭載し、 前記テスタを用いて前記ＲＯＭ切り替え手段をＲＯＭ側
    に切り替えた後、前記ＲＯＭから前記内蔵ＣＰＵに接続
    されている主メモリに前記セルフテストプログラムをロ
    ードすることによって前記セルフテストを実行させるこ
    とを特徴とするＣＰＵ内蔵ＲＡＭ混載ＬＳＩのテスト装
    置。
  2. 【請求項２】 前記セルフテストは、サラウンドディス
    ターブパターンによるテストを含むことを特徴とする請
    求項１に記載のＣＰＵ内蔵ＲＡＭ混載ＬＳＩのテスト装
    置。
  3. 【請求項３】 前記テストボード上には、前記ＲＯＭ用
    のソケットを実装し、該実装したＲＯＭソケットに前記
    ＲＯＭを装填することを特徴とする請求項１または２に
    記載のＣＰＵ内蔵ＲＡＭ混載ＬＳＩのテスト装置。
  4. 【請求項４】 前記ＲＯＭに対し前記テスタから直接ア
    クセスするための切り替えスイッチを前記テストボード
    上にさらに搭載し、前記ＲＯＭのテストを前記テスタに
    て実行可能とすることを特徴とする請求項１〜３のいず
    れか一つに記載のＣＰＵ内蔵ＲＡＭ混載ＬＳＩのテスト
    装置。
  5. 【請求項５】 所定の動作周波数のクロック信号を発生
    する発振器と、 前記テスタからＣＰＵ内蔵ＲＡＭ混載ＬＳＩへのクロッ
    ク信号と、前記発信器からのクロック信号とを切り替
    え、切り替えたクロック信号を前記ＣＰＵ内蔵ＲＡＭ混
    載ＬＳＩのクロック信号端子に入力するクロック切り替
    え手段と、 をさらに前記テストボード上に搭載することを特徴とす
    る請求項１〜４のいずれか一つに記載のＣＰＵ内蔵ＲＡ
    Ｍ混載ＬＳＩのテスト装置。
  6. 【請求項６】 デバック用ツールのコネクタと、 前記テスタからＣＰＵ内蔵ＲＡＭ混載ＬＳＩへのデバッ
    グ用信号と、前記コネクタに接続されたデバッグ用ツー
    ルからのデバッグ用信号とを切り替え、切り替えたデバ
    ッグ用信号を前記ＣＰＵ内蔵ＲＡＭ混載ＬＳＩのデバッ
    グ用端子に入力するデバッグ用信号切り替え手段と、 をさらに前記テストボード上に搭載することを特徴とす
    る請求項１〜５のいずれか一つに記載のＣＰＵ内蔵ＲＡ
    Ｍ混載ＬＳＩのテスト装置。
  7. 【請求項７】 テスタを用いてテストボード上に実装さ
    れたＣＰＵ内蔵ＲＡＭ混載ＬＳＩの混載ＲＡＭをセルフ
    テストするＣＰＵ内蔵ＲＡＭ混載ＬＳＩのテスト方法に
    おいて、 ＣＰＵ内蔵ＲＡＭ混載ＬＳＩの内蔵ＣＰＵと混載ＲＡＭ
    とのアクセスによるセルフテストを実行させるセルフテ
    ストプログラムが予め記憶されたＲＯＭを前記テストボ
    ードに実装する第１のステップと、 前記テスタからＣＰＵ内蔵ＲＡＭ混載ＬＳＩへの信号
    と、前記ＲＯＭからＣＰＵ内蔵ＲＡＭ混載ＬＳＩへの信
    号とを切り替え、切り替えた信号を前記ＣＰＵ内蔵ＲＡ
    Ｍ混載ＬＳＩの各所定の信号端子に入力するＲＯＭ切り
    替え手段を前記テストボードに実装する第２のステップ
    と、 前記テスタを用いて前記ＲＯＭ切り替え手段をＲＯＭ側
    に切り替えた後、前記ＲＯＭから前記内蔵ＣＰＵに接続
    されている主メモリに前記セルフテストプログラムをロ
    ードすることによって前記セルフテストを実行させる第
    ３のステップと、 を備えることを特徴とするＣＰＵ内蔵ＲＡＭ混載ＬＳＩ
    のテスト方法。
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