JP2009059936A - 半導体装置 - Google Patents

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Abstract

【課題】ノイズマージンを拡大可能な半導体装置を提供する。
【解決手段】例えば、各メモリセルＭＣが第１ポート用のワード線ＷＬＡと第２ポート用のワード線ＷＬＢに接続され、複数のメモリセルＭＣがマトリクス状に配置されたメモリ領域において、各ワード線を、ＷＬＡ０、ＷＬＢ０、ＷＬＢ１、ＷＬＡ１、ＷＬＡ２、…といった順番で配置する。更に、ＷＬＡ−ＷＬＡ間およびＷＬＢ−ＷＬＢ間のピッチｄ２をＷＬＡ−ＷＬＢ間のピッチｄ１よりも小さくする。このように、あるワード線を基準にその両側の一方にピッチｄ２で同一ポートのワード線が配置され、他方にピッチｄ１で異なるポートのワード線が配置されるような構成を用いることで、例えば、ＷＬＡとＷＬＢを交互に配置するような場合と比較して、小面積で異なるポート間の干渉を低減でき、ノイズマージンの拡大が可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、特にマルチポートのＳＲＡＭ（Static Random Access Memory）メモリなどを含む半導体装置に適用して有益な技術に関するものである。
例えば、特許文献１には、第１ポートに対応するワード線と第２ポートに対応するワード線が交互に配置されるようにレイアウトされたＳＲＡＭ構成のマルチポートメモリが記載されている。この構成によると、着目ワード線に対してその両側のワード線から同時にカップリングノイズが誘起される事態を回避できるため、メモリセル面積を増大させることなくノイズの低減が実現可能となる。
また、特許文献２には、デュアルポートＤＲＡＭセルに接続されるポートＡ用のビット線ＡとポートＢ用のビット線Ｂに関して、ビット線Ａを増幅するタイミングとビット線Ｂを増幅するタイミングが異なるように構成されたデュアルポートＤＲＡＭが記載されている。この構成によると、ビット線Ａとビット線Ｂを交互に配置し、更にオープンビット構成とした場合でも、隣接するビット線間でのクロストークノイズを防止できる。なお、ワード線に関しては、ポートＡ用のワード線とポートＢ用のワード線が交互に配置された構成が示されている。
また、特許文献３には、ＳＲＡＭメモリセルに対して２対のビット線と表示用読み出し線が接続された３ポートＲＡＭにおいて、２対のビット線のいずれか１対の間に表示用読み出し線が配置された構成が示されている。この構成によると、表示用読み出し線では、その両側のビット線から相補のカップリングノイズが誘起されるため、ノイズの相殺が可能となる。なお、ワード線に関しては、第１ポート用のワード線、第２ポート用のワード線、表示読み出し用のワード線の順で、これらが繰り返し配置された構成が示されている。
特開２００４−３３５５３５号公報 特開２００４−８６９７０号公報 特開２００２−１９７８６６号公報
図２０は、本発明の前提として検討したマルチポートメモリの構成例を示す回路図である。図２０に示すマルチポートメモリは、特許文献１や特許文献２に記載されているように、ポートＡ用のワード線ＷＬＡとポートＢ用のワード線ＷＬＢが交互に配置され、ＷＬＡとＷＬＢのピッチｄ４が、等しく保たれた構成となっている。このような構成を用いると、特許文献１に記載されているように、例えばワード線ＷＬＢ２に着目すると、その両側のワード線ＷＬＡ１，ＷＬＡ２が同時に立ち上がることがないため、ＷＬＢ２に誘起されるカップリングノイズが低減可能となる。
しかしながら、別の観点で見ると、図２０の構成例は、ポートＡ（またはポートＢ）用のワード線ＷＬＡ（またはＷＬＢ）がポートＢ（またはポートＡ）用のワード線ＷＬＢ（またはＷＬＡ）に挟まれた構成となっているため、異なるポート間の干渉が問題となる恐れがある。図２１は、異なるポート間および同一ポート内での動作波形の一例を示す説明図である。図２２は、ポート間干渉による不具合の一例を示す説明図である。
マルチポートメモリでは、通常、異なるポート同士は非同期動作となる。したがって、図２１に示すように、例えば互いに隣接する第１ポート（ポートＡ）用のワード線と第２ポート（ポートＢ）用のワード線が、同一サイクル内の任意のタイミングで活性化または非活性化されることがある。そうすると、例えば、図２２に示すように、第１ポート用のワード線の活性化タイミングと第２ポート用のワード線の非活性化タイミングとが一致したような場合には、互いに干渉を及ぼし合うことによって波形の立ち上がり時間（または立ち下がり時間）に遅延が生じるようなことが起こり得る。一方、図２１に示すように、互いに隣接する同一ポート（ここでは第１ポート）同士のワード線は、同一サイクル内で同時に活性化ならびに非活性化されることはないため、このような問題は生じない。なお、ここではワード線を例として説明を行ったが、互いに隣接する異なるポート用のビット線同士やその他の信号線同士に関しても、非同期動作に伴い同様の問題が起こり得る。
また、特許文献１等にも記載されているように、互いに隣接する同一ポート用のワード線があった場合、その一方が他方に対して一方的に与えるカップリングノイズの影響も勿論考慮する必要がある。しかしながら、同一ポート用の信号（ワード線、ビット線、信号線）同士は、図２１で述べたように、原則として同一サイクル内で同時に活性化ならびに非活性化されることがない。このため、実際の設計上で、その影響の度合いを十分に予測することができ、設計によって必要なノイズマージンを容易に確保することができる。一方、異なるポート用の信号同士は、互いに非同期かつ任意のタイミングで活性化ならびに非活性化が行われるため（すなわち図２１の例では第１ポートの信号と第２ポートの信号との位相関係の組合せが無数に存在するため）、互いの干渉の度合いを十分に予測することは困難である。したがって、異なるポート用の信号同士の場合は、同一ポート用の信号同士の場合よりも、大きめにノイズマージンを確保しておくことが望ましい。
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、ノイズマージンを拡大可能な半導体装置を提供することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明の一実施の形態による半導体装置は、各行毎に含まれる第１ポート用の第１ワード線及び第２ポート用の第２ワード線と、各列毎に含まれる第１ポート用の第１ビット線及び第２ポート用の第２ビット線と、各行と各列の交点にそれぞれ配置される複数のメモリセルとを有している。そして、このような構成において、ある行の第１ワード線は、その隣の行の第１ワード線と第２ピッチで隣接配置され、ある行の第２ワード線は、その隣の行の第２ワード線と第２ピッチで隣接配置され、各行内の第１ワード線と第２ワード線のピッチは、前述した第２ピッチよりも大きいことが特徴となっている。
これによって、異なるポート間の干渉が低減でき、ノイズマージンの拡大が実現可能となる。また、例えば、第１ワード線と第２ワード線を交互に配置するような場合と比較して、小面積でノイズマージンの拡大が図れる。なお、第１ワード線と第２ワード線の間にシールド線を挿入すると、更にノイズマージンを拡大させることができる。この場合、同一ポートのワード線間（隣接する第１ワード線間および隣接する第２ワード線間）にはシールド線が不要であるため、面積増大の問題も生じない。
また、本発明の一実施の形態による半導体装置は、前述したような複数のメモリセルが配置される矩形領域の一辺に近接して、第１選択回路と第２選択回路が配置されたものとなっている。前述した複数（Ｎ個とする）の列は、Ｍ個を単位としてＫ（＝Ｎ／Ｍ）個に分割され、これに応じてＫ個の第１選択回路とＫ個の第２選択回路が配置される。Ｋ個の第１選択回路のそれぞれは、Ｍ個の列に含まれるＭ個の第１ビット線の中から１個を選択する機能を備え、Ｋ個の第２選択回路のそれぞれは、Ｍ個の列に含まれるＭ個の第２ビット線の中から１個を選択する機能を備える。Ｋ個の第１選択回路の一つとなるＪ番目の第１選択回路は、Ｋ個の第２選択回路の一つとなるＪ番目の第２選択回路と隣接して配置される。
このような構成においては、あるＭ個の列に含まれるＭ個の第１ビット線をＪ番目の第１選択回路に配線するための第１配線ラインと、このＭ個の列に含まれるＭ個の第２ビット線をＪ番目の第２選択回路に配線するための第２配線ラインとが、少なくとも一部の配線ラインにおいて交差することになる。そこで、この交差する部分においては、ビット線が延伸する方向と直交する方向（ワード線の延伸方向）に延伸するシールド線を設け、前述した交差に伴う第１配線ラインをこのシールド線の一方の側で並んで配置し、前述した交差に伴う第２配線ラインをこのシールド線の他方の側で並んで配置する。そして、このシールド線の両側に並んで配置された配線ラインを介して交差に伴う第１配線ラインおよび第２配線ラインの引き回しを行う。
これによって、第１配線ラインと第２配線ラインが交差する部分で、互いに近接することから生じ得る第１配線ラインと第２配線ライン間の干渉、すなわち異なるポート間の干渉が低減でき、ノイズマージンの拡大が実現可能となる。なお、例えば、複数のメモリセルが配置される矩形領域の一辺に第１選択回路を配置し、これと対向する一辺に第２選択回路を配置するような構成を用いると、前述したような配線ラインの交差が生じない。しかしながら、この構成では、前述したような一辺に第１選択回路および第２選択回路を配置した構成と比較して回路面積が大きくなるという副作用がある。
また、本発明の一実施の形態による半導体装置は、前述したような第１選択回路を制御する第１制御信号と、第２選択回路を制御する第２制御信号との間にシールド線を有したものとなっている。すなわち、第１制御信号、第２制御信号およびシールド線は、第１選択回路および第２選択回路が順に配置される方向（すなわちワード線の延伸方向）に延伸し、シールド線を挟んで一方の側に第１制御信号が並んで配置され、他方の側に第２制御信号が並んで配置される。これによって、第１制御信号と第２制御信号間の干渉、すなわち異なるポート間の干渉が低減でき、ノイズマージンの拡大が実現可能となる。
本発明の一実施の形態による半導体装置を用いることで、異なるポート間の干渉を低減でき、ノイズマージンの拡大が実現可能となる。また、ノイズマージンの拡大を小面積で実現可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置において、その構成の一例を示すブロック図である。図２は、図１の半導体装置において、そのメモリセルＭＣの構成例を示す回路図である。図１に示す半導体装置は、行列状（マトリクス状）に配置された複数のメモリセルＭＣと、第１ポート（ポートＡ）用のワードドライバ部ＷＤＡ、コントロール部ＣＴＬＡ並びに入出力回路部ＩＯＣ＿Ａと、第２ポート（ポートＢ）用のワードドライバ部ＷＤＢ、コントロール部ＣＴＬＢ並びに入出力回路部ＩＯＣ＿Ｂなどによって構成される。
各メモリセルＭＣは、図２に示すように、所謂ＳＲＡＭメモリセルとなっており、２つのドライバトランジスタＤＲ１，ＤＲ２と、２つの負荷トランジスタＬＤ１、ＬＤ２と、４つのアクセストランジスタＡＣ１ａ，ＡＣ１ｂ，ＡＣ２ａ，ＡＣ２ｂとを含んでいる。ここでは、ドライバトランジスタＤＲ１，ＤＲ２およびアクセストランジスタＡＣ１ａ，ＡＣ１ｂ，ＡＣ２ａ，ＡＣ２ｂは、ＮＭＯＳトランジスタで構成され、負荷トランジスタＬＤ１，ＬＤ２は、ＰＭＯＳトランジスタで構成される。
ＬＤ１とＤＲ１は、第１のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータＩ１を構成し、ＬＤ２とＤＲ２は、第２のＣＭＯＳインバータＩ２を構成する。第１および第２のインバータＩ１，Ｉ２の一方の出力端子は、他方の入力端子に互いに接続される。これによって、Ｉ１およびＩ２は、１ビットのラッチ回路を構成し、記憶ノードＮｔと反転記憶ノードＮｂにそれぞれ相補の記憶情報を保持する。ＤＲ１，ＤＲ２の各ソースは、接地電圧ＧＮＤに接続され、ＬＤ１，ＬＤ２の各ソースは、電源電圧ＶＤＤに接続される。
アクセストランジスタＡＣ１ａは、ポートＡ用のワード線ＷＬＡが活性化された際に記憶ノードＮｔとポートＡ用のビット線ＢＬＡを接続し、ＡＣ２ａは、ＷＬＡが活性化された際に反転記憶ノードＮｂとポートＡ用の反転ビット線／ＢＬＡを接続する。同様に、アクセストランジスタＡＣ１ｂは、ポートＢ用のワード線ＷＬＢが活性化された際に記憶ノードＮｔとポートＢ用のビット線ＢＬＢを接続し、ＡＣ２ｂは、ＷＬＢが活性化された際に反転記憶ノードＮｂとポートＢ用の反転ビット線／ＢＬＢを接続する。
ＢＬＡおよび／ＢＬＡは、ポートＡ用のビット線対を構成し、ＢＬＢおよび／ＢＬＢは、ポートＢ用のビット線対を構成する。ワード線ＷＬＡ，ＷＬＢは、それぞれ行方向に並んで配置され、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢは、それぞれ列方向に並んで配置される。そして、１行が２本のワード線ＷＬＡ，ＷＬＢを含むワード線群によって構成され、１列が４本のビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢを含むビット線群によって構成される。各メモリセルＭＣは、この各行（ワード線群）と各列（ビット線群）の交点にそれぞれ配置されることになる。
図１において、ワードドライバ部ＷＤＡは、それぞれ行方向に並んで配置された複数のワード線ＷＬＡを駆動し、ワードドライバ部ＷＤＢは、それぞれ行方向に並んで配置された複数のワード線ＷＬＢを駆動する。ＷＤＡとＷＤＢは、メモリセルＭＣの領域を挟んで互いに対向するように配置される。入出力回路部ＩＯＣ＿Ａは、メモリセルＭＣに接続されるポートＡ用のビット線対（ＢＬＡ，／ＢＬＡ）を対象として情報の読み出しや書き込みなどを行い、入出力回路部ＩＯＣ＿Ｂは、ＭＣに接続されるポートＢ用のビット線対（ＢＬＢ，／ＢＬＢ）を対象として情報の読み出しや書き込みなどを行う。なお、図１においては、便宜上、各ビット線対の記載は省略している。
コントロール部ＣＴＬＡは、外部より入力されたポートＡ用のアドレス信号を受けて、ＷＤＡ内に含まれる図示しない複数のワードドライバ回路を制御し、また、ＩＯＣ＿Ａ内に含まれる図示しない複数の読み出し用回路（センスアンプ回路等）や書き込み用回路などを制御する。同様に、コントロール部ＣＴＬＢは、外部より入力されたポートＢ用のアドレス信号を受けて、ＷＤＢ内に含まれる図示しない複数のワードドライバ回路を制御し、また、ＩＯＣ＿Ｂ内に含まれる図示しない複数の読み出し用回路や書き込み用回路などを制御する。
このような構成において、本実施の形態１の半導体装置の主要な特徴の一つは、複数のワード線ＷＬＡ，ＷＬＢが、ＷＬＡ０、ＷＬＢ０、ＷＬＢ１、ＷＬＡ１、ＷＬＡ２、…といったように、各行毎にワード線ＷＬＡとＷＬＢの並び順を入れ替えたような配置となっていることにある。言い換えれば、ある行のワード線ＷＬＡが、その右隣（または左隣）の行のワード線ＷＬＡと隣接配置され、ある行のワード線ＷＬＢが、その左隣（または右隣）の行のワード線ＷＬＢと隣接配置されるような構成となっていることにある。また、本実施の形態１の半導体装置の主要な特徴の他の一つは、互いに隣接するワード線に関し、異なるポート用のワード線同士（ＷＬＡ−ＷＬＢ間）のピッチｄ１が、同一ポート用のワード線同士（ＷＬＡ−ＷＬＡ間またはＷＬＢ−ＷＬＢ間）のピッチｄ２よりも広くなるように配置されていることにある。以下、これらの特徴を含めてより詳細に説明を行う。
図３は、図１の半導体装置において、その複数のメモリセルＭＣの一部の構成例を示す回路図である。図３においては、同一列（ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）上で順に配置された３行分のメモリセルＭＣ１〜ＭＣ３が示されている。ＭＣ１にはワード線ＷＬＡ１，ＷＬＢ１が接続され、ＭＣ２にはワード線ＷＬＡ２，ＷＬＢ２が接続され、ＭＣ３にはワード線ＷＬＡ３，ＷＬＢ３が接続される。各ワード線の行方向の配置は、前述したように、ＷＬＢ１、ＷＬＡ１、ＷＬＡ２、ＷＬＢ２、ＷＬＢ３、ＷＬＡ３の順となっている。そして、例えば１行目となるＷＬＢ１とＷＬＡ１のピッチｄ１が、１行目と２行目の間隔となるＷＬＡ１とＷＬＡ２のピッチｄ２よりも大きくなっている。
例えば、ＷＬＡ１は、寄生容量（カップリング容量）ＣＣ１によってＷＬＢ１と干渉し、寄生容量ＣＣ２によってＷＬＡ２と干渉する。ＷＬＡ１とＷＬＢ１は、非同期動作に伴い、図２１で説明したように、同一サイクル内で共に信号の遷移（活性化または非活性化）が生じることがある。一方、ＷＬＡ１とＷＬＡ２は、同一サイクル内で共に信号の遷移が生じることはない。したがって、ピッチｄ１は、メモリセルＭＣ１で必要とされるレイアウト面積や、ＷＬＡ１とＷＬＢ１間での双方向の干渉を考慮して十分なノイズマージンが得られるように設計する。これに対して、ピッチｄ２は、ＷＬＡ１とＷＬＡ２の一方から他方に向けた一方向のカップリングノイズを考慮すればよいため、ピッチｄ１と比べて可能な限り小さく設計することができる。
以上のようなことから、本実施の形態１の半導体装置を用いることで、ノイズマージンが大きい半導体装置を実現できる。特に、ポート間干渉を低減できることからノイズマージンの拡大が可能となる。また、ノイズマージンが大きい半導体装置を小面積で実現できる。つまり、例えば、前述した図２０のようなワード線配置の場合には、ノイズマージンを拡大するためには全てのワード線間のピッチを広くする必要があり、回路面積が増大するが、これと比較して本実施の形態によるワード線配置を用いると小面積でノイズマージンの拡大が図れる。
図４は、図３の回路例において、そのワード線のみを抽出したレイアウト構成例を示す平面図である。図３の回路例は、レイアウトとして見た場合に、図４に示すように、１ビットのセルを行方向に３ビット並べたような構成となる。この場合、セル内のワード線（ＷＬＡとＷＬＢ）の間隔は広く、セル間のワード線（ＷＬＡとＷＬＡ又はＷＬＢとＷＬＢ）の間隔は狭くなる。
図５は、図３における２行目および３行目のメモリセルＭＣ２，ＭＣ３を含んだレイアウト構成例を示す平面図である。図６は、図５に関連する図であり、（ａ）は図５の更に上層のレイアウト構成例を示す平面図、（ｂ）は図５と図６（ａ）を組み合わせた場合におけるレイアウトイメージの等価回路図である。図５は、トランジスタ形成層から第１メタル配線層までのレイアウト構成例を示しており、図６（ａ）は、第１ビアホールから第３メタル配線層までのレイアウト構成例を示している。まず、１ビット分のメモリセルＭＣ２のレイアウト構成例について説明する。
図５を参照して、半導体基板の表面には、１つのＮ型ウェル領域ＮＷと、そのＮ型ウェル領域ＮＷを挟む２つのＰ型ウェル領域ＰＷ０，ＰＷ１とが形成される。ＮＷ内には、ＰＭＯＳトランジスタとなる負荷トランジスタＬＤ１，ＬＤ２が形成される。ＰＷ０内には、ＮＭＯＳトランジスタとなるドライバトランジスタＤＲ１およびアクセストランジスタＡＣ１ａ，ＡＣ２ａが形成され、ＰＷ１内には、ＮＭＯＳトランジスタとなるドライバトランジスタＤＲ２およびアクセストランジスタＡＣ１ｂ，ＡＣ２ｂが形成される。
ＬＤ１は、ポリシリコンＰＯ１からなるゲートと、その両脇に形成されたＰ型拡散領域ＤＰ１からなるソースおよびドレインとを有している。ソースは、コンタクトＣ１０１を介して電源電圧ＶＤＤが供給される第１メタル配線層Ｍ１０１に接続される。ドレインは、コンタクトＣ１０２を介して第１メタル配線層Ｍ１０２に接続される。ＬＤ２は、ポリシリコンＰＯ２からなるゲートとその両脇に形成されたＰ型拡散領域ＤＰ２からなるソースおよびドレインを有している。ソースは、コンタクトＣ１０３を介して電源電圧ＶＤＤが供給される第１メタル配線層Ｍ１０３に接続される。ドレインは、コンタクトＣ１０４を介して第１メタル配線層Ｍ１０４に接続される。
ＤＲ１は、ＬＤ１のゲートにも繋がるポリシリコンＰＯ１からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ１からなるソースおよびドレインとを有している。ソースは、２つのコンタクトＣ１０５ａ，Ｃ１０５ｂを介して接地電圧ＧＮＤが供給される第１メタル配線層Ｍ１０５に接続される。ドレインは、コンタクトＣ１０６を介してＬＤ１のドレインにも繋がる第１メタル配線層Ｍ１０２に接続される。
ＡＣ１ａは、ポリシリコンＰＯ３からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ２からなるソースおよびドレインとを有している。ソースおよびドレインの一方は、コンタクトＣ１０７を介してＬＤ１およびＤＲ１のドレインにも繋がる第１メタル配線層Ｍ１０２に接続される。ソースおよびドレインの他方は、コンタクトＣ１０８を介してビット線ＢＬＡに接続される第１メタル配線層Ｍ１０６に接続される。ＡＣ２ａは、ＡＣ１ａのゲートにも繋がるポリシリコンＰＯ３からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ３からなるソースおよびドレインとを有している。ソースおよびドレインの一方は、コンタクトＣ１０９を介してＬＤ２のドレイン等にも繋がる第１メタル配線層Ｍ１０４に接続される。ソースおよびドレインの他方は、コンタクトＣ１１０を介して反転ビット線／ＢＬＡに接続される第１メタル配線層Ｍ１０７に接続される。また、ＡＣ１ａおよびＡＣ２ａのゲートとなるポリシリコンＰＯ３は、コンタクトＣ１１１を介してワード線ＷＬＡに接続される第１メタル配線層Ｍ１０８に接続される。
一方、ＤＲ２は、ＬＤ２のゲートにも繋がるポリシリコンＰＯ２からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ４からなるソースおよびドレインとを有している。ソースは、２つのコンタクトＣ１１２ａ，Ｃ１１２ｂを介して接地電圧ＧＮＤが供給される第１メタル配線層Ｍ１０９に接続される。ドレインは、コンタクトＣ１１３を介してＬＤ２のドレイン等にも繋がる第１メタル配線層Ｍ１０４に接続される。
ＡＣ１ｂは、ポリシリコンＰＯ４からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ５からなるソースおよびドレインとを有している。ソースおよびドレインの一方は、コンタクトＣ１１４を介してＬＤ１およびＤＲ１のドレインにも繋がる第１メタル配線層Ｍ１０２に接続される。ソースおよびドレインの他方は、コンタクトＣ１１５を介してビット線ＢＬＢに接続される第１メタル配線層Ｍ１１０に接続される。ＡＣ２ｂは、ＡＣ１ｂのゲートにも繋がるポリシリコンＰＯ４からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ６からなるソースおよびドレインとを有している。ソースおよびドレインの一方は、コンタクトＣ１１６を介してＬＤ２のドレイン等にも繋がる第１メタル配線層Ｍ１０４に接続される。ソースおよびドレインの他方は、コンタクトＣ１１７を介して反転ビット線／ＢＬＢに接続される第１メタル配線層Ｍ１１１に接続される。また、ＡＣ１ｂおよびＡＣ２ｂのゲートとなるポリシリコンＰＯ４は、コンタクトＣ１１８を介してワード線ＷＬＢに接続される第１メタル配線層Ｍ１１２に接続される。
また、ＤＲ１およびＬＤ１のゲートとなるポリシリコンＰＯ１は、コンタクトＣ１１９を介してＬＤ２のドレイン等に導通する第１メタル配線層Ｍ１０４に接続され、ＤＲ２およびＬＤ２のゲートとなるポリシリコンＰＯ２は、コンタクトＣ１２０を介してＬＤ１のドレイン等に導通する第１メタル配線層Ｍ１０２に接続される。なお、各Ｐ型拡散領域ＤＰ１，ＤＰ２は、それぞれ対応するポリシリコンのゲートをマスクとしてＮ型ウェル領域ＮＷにＰ型不純物を注入することにより形成され、各Ｎ型拡散領域ＤＮ１〜ＤＮ６も、それぞれ対応するポリシリコンのゲートをマスクとしてＰ型ウェル領域ＰＷ０，ＰＷ１内にＮ型不純物を注入することにより形成される。
次いで、図６（ａ）を参照して、図５の上層には、左右両側に第２メタル配線層Ｍ２１ａおよびＭ２１ｂが形成され、その間で、ライン状に並んで配置された第２メタル配線層Ｍ２３〜Ｍ２９が形成される。Ｍ２３およびＭ２５は、それぞれ、ビット線ＢＬＡおよび反転ビット線／ＢＬＡに該当し、その間に配置されたＭ２４には、接地電圧ＧＮＤが供給される。Ｍ２７およびＭ２９は、それぞれ、ビット線ＢＬＢおよび反転ビット線／ＢＬＢに該当し、その間に配置されたＭ２８には、接地電圧ＧＮＤが供給される。そして、Ｍ２５とＭ２７の間に配置されたＭ２６には、電源電圧ＶＤＤが供給される。
Ｍ２１ａは、第１ビアホールＶ１０１を介して図５の第１メタル配線層Ｍ１０８に接続され、Ｍ２１ｂは、第１ビアホールＶ１０６を介して図５の第１メタル配線層Ｍ１１２に接続される。Ｍ２３は、第１ビアホールＶ１０２を介して図５の第１メタル配線層Ｍ１０６に接続され、Ｍ２５は、第１ビアホールＶ１０３を介して図５の第１メタル配線層Ｍ１０７に接続され、Ｍ２４は、第１ビアホールＶ１０７を介して図５の第１メタル配線層Ｍ１０５に接続される。Ｍ２７は、第１ビアホールＶ１０９を介して図５の第１メタル配線層Ｍ１１０に接続され、Ｍ２９は、第１ビアホールＶ１１０を介して図５の第１メタル配線層Ｍ１１１に接続され、Ｍ２８は、第１ビアホールＶ１０５を介して図５の第１メタル配線層Ｍ１０９に接続される。そして、Ｍ２６は、第１ビアホールＶ１０４を介して図５の第１メタル配線層Ｍ１０３に接続されると共に、第１ビアホールＶ１０８を介して図５の第１メタル配線層Ｍ１０１にも接続される。
このように、第２メタル配線層においては、ビット線ＢＬＡ（又はＢＬＢ）と反転ビット線／ＢＬＡ（又は／ＢＬＢ）の間が接地電圧ＧＮＤの配線（ＧＮＤライン）によってシールドされ、ポートＡ用の反転ビット線／ＢＬＡとポートＢ用のビット線ＢＬＢの間が電源電圧ＶＤＤの配線（ＶＤＤライン）によってシールドされた構成となっている。これによって、互いの配線間の干渉を低減することが可能となる。特に、ＶＤＤラインを設けることで、異なるポート間の干渉を低減できる。
また、第２メタル配線層の上層には互いにライン状に並んで配置された第３メタル配線層Ｍ３１，Ｍ３２が形成される。Ｍ３１は、ワード線ＷＬＡ２に該当し、Ｍ３２は、ワード線ＷＬＢ２に該当する。Ｍ３１は、第２ビアホールＶ２１を介して第２メタル配線層Ｍ２１ａに接続され、Ｍ３２は、第２ビアホールＶ２２を介して第２メタル配線層Ｍ２１ｂに接続される。
次に、メモリセルＭＣ２と隣接するメモリセルＭＣ３に関しては、図５に示すように、ＭＣ２とＭＣ３の境界線を基準に線対称となるレイアウト構成を備えている。したがって、この境界部に位置し、ＭＣ２のドライバトランジスタＤＲ１のソースとなる拡散領域（ＤＮ１）、コンタクト（Ｃ１０５ａ，Ｃ１０５ｂ）および第１メタル配線層（Ｍ１０５）は、ＭＣ３のドライバトランジスタＤＲ１のソースとしても共通に用いられる。同様に、負荷トランジスタＬＤ１のソースや、アクセストランジスタＡＣ１ｂ，ＡＣ２ｂのソース・ドレインの一方も、ＭＣ２とＭＣ３で共通に用いられる。なお、図示はしないが、例えばＭＣ２とＭＣ１の境界部に関しても同様に、この境界部に位置する拡散領域、コンタクトおよび第１メタル配線層が、ＭＣ２とＭＣ１とで共通に用いられる。
また、図６（ａ）においても同様に、ＭＣ２とＭＣ３は、その境界線を基準に線対称となるレイアウト構成を備えている。ＭＣ３においては、ＭＣ２の場合と同様に、ワード線ＷＬＡ接続用の第２メタル配線層Ｍ２２ａとワード線ＷＬＢ接続用の第２メタル配線層Ｍ２２ｂが、前述した境界線を挟んでＭＣ２内のＭ２１ａおよびＭ２１ｂと線対称に配置されている。したがって、図６（ａ）から判るように、第２ビアホールの位置によって各ワード線の並び順や各ワード線間のピッチは、自由に調整することができ、前述した本実施の形態１の特徴となる並び順やピッチの関係（ｄ１＞ｄ２）も容易に実現できる。
ここでは、ＭＣ３内のＭ２２ｂ上の第２ビアホールＶ２３とＭＣ２内のＭ２１ｂ上のＶ２２とをピッチｄ２でレイアウトすることで、Ｖ２３に接続されるワード線ＷＬＢ３（第３メタル配線層Ｍ３３）とＶ２２に接続されるＷＬＢ２のピッチがｄ２に設定されている。また、このＶ２３と、Ｍ２２ａ上のＶ２４とを、それらの行方向のピッチがｄ１となるようにレイアウトすることで、Ｖ２３に接続されるワード線ＷＬＢ３とＶ２４に接続されるＷＬＡ３（第３メタル配線層Ｍ３４）のピッチがｄ１に設定されている。
図２４は、図５と図６（ａ）を組み合わせた場合の断面構成例を示すものであり、（ａ）は、図５および図６（ａ）のＡ−Ａ’間の断面図、（ｂ）は、図５および図６（ａ）のＢ−Ｂ’間の断面図である。図２４（ａ）においては、半導体基板ＳＵＢ内にＰ型ウェル領域ＰＷが形成され、ＰＷ内に、ＮＭＯＳトランジスタのソース又はドレインとなるＮ型拡散領域ＤＮ４，ＤＮ５が形成される。半導体基板ＳＵＢ上には、ＭＯＳトランジスタのゲートとなるポリシリコンＰＯ２，ＰＯ４が形成され、その上部に第１メタル配線層Ｍ１０９，Ｍ１１０，Ｍ１０２が形成される。第１メタル配線層Ｍ１０９，Ｍ１１０，Ｍ１０２は、対応するコンタクトＣ１１２ａ，Ｃ１１４，Ｃ１１５を介してＮ型拡散領域ＤＮ４，ＤＮ５に接続される。
第１メタル配線層の上部には、第２メタル配線層Ｍ２からなるビット線ＢＬＢが形成される。ＢＬＢは、第１ビアホールＶ１０９を介して第１メタル配線層Ｍ１１０に接続される。第２メタル配線層Ｍ２の上部には、ＢＬＢと直交する方向（紙面を貫く方向）に延伸する第３メタル配線層Ｍ３が形成される。Ｍ３においては、ワード線ＷＬＡとワード線ＷＬＢが形成される。ここで、ＷＬＡ−ＷＬＢ間のピッチが、ＷＬＡ−ＷＬＡ間およびＷＬＢ−ＷＬＢ間のピッチよりも大きく形成されており、これにより異なるポート間の干渉が低減可能となっている。
図２４（ｂ）においては、半導体基板ＳＵＢ内にＰ型ウェル領域ＰＷ０，ＰＷ１およびＮ型ウェル領域ＮＷが形成され、ＳＵＢ上にＭＯＳトランジスタのゲートとなるポリシリコンＰＯ２，ＰＯ３が形成される。ＰＷ０内にはＮ型拡散領域ＤＮ２，ＤＮ３が形成され、ＮＷ内にはＰ型拡散領域ＤＰ２が形成され、ＰＷ１内にはＮ型拡散領域ＤＮ４が形成される。なお、これらの拡散領域は、便宜上示したものであり、実際には図５から判るように、当該拡散領域を両側に備えたＭＯＳトランジスタのチャネルの部分に該当することになる。
ポリシリコンの上部には、第２メタル配線層Ｍ２が形成される。Ｍ２においては、両側にワード線ＷＬＡ接続用のＭ２１ａとワード線ＷＬＢ接続用のＭ２１ｂが形成され、その間に、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢおよびＧＮＤラインならびにＶＤＤラインが形成される。ＧＮＤラインは、ＢＬＡと／ＢＬＡの間およびＢＬＢと／ＢＬＢの間にそれぞれ配置され、ＶＤＤラインは、／ＢＬＡとＢＬＢの間に配置される。このＧＮＤラインおよびＶＤＤラインによってビット線間の干渉が低減可能となり、特に、ＶＤＤラインによって、異なるポート用のビット線間の干渉が低減可能となる。また、Ｍ２の上部には第３メタル配線層Ｍ３となるワード線ＷＬＡ２が形成され、このＷＬＡ２は、第２ビアホールＶ２１を介してＭ２１ａに接続される。
以上、本実施の形態１の半導体装置を用いることで、ワード線間および／またはビット線間において、ノイズマージンが大きい半導体装置を実現可能となる。また、このノイズマージンが大きい半導体装置を小面積で実現できる。特に、ワード線間および／またはビット線間において、ポート間干渉に対するノイズマージンを拡大可能となる。
（実施の形態２）
図７は、本発明の実施の形態２による半導体装置において、図４のレイアウトを変形した構成例を示す平面図である。本実施の形態２の半導体装置は、図７に示すように、図４と同様のワード線のレイアウトに加えて、更に、異なるポートのワード線間（ＷＬＡとＷＬＢ間）に、ワード線と並んで延伸するシールド線ＳＬＤを設けたことが主要な特徴となっている。
このようなシールド線ＳＬＤを設けることで、異なるポートのワード線間のノイズマージンを更に拡大することが可能となる。また、各メモリセルのレイアウト面積を抑制できれば、シールド効果によってＷＬＡとＷＬＢ間のピッチｄ１を図４の場合のピッチｄ１よりも更に小さくすることができ、実施の形態１の場合よりも更に小面積でノイズマージンの拡大が図れる。
また、ワード線の並び順が、実施の形態１で述べたような並び順となっているため、シールド線の本数を減らすことができ、小面積でノイズマージンの拡大が図れる。すなわち、例えば、前述した図２０の構成例に対してシールド線を適用すると、図２３に示すように全てのワード線間にシールド線を挿入する必要があるため、図７の場合と比較して回路面積が増大することになる。
図８〜図１１は、図７のレイアウト構成例に対応したメモリセルの構成例を示す回路図であり、それぞれ、シールド線の種類が異なる例を示したものである。図８〜図１１の回路例は、シールド線を除いて前述した図３の回路例と同様であるため、重複する部分についての説明は省略する。
図８は、図７のシールド線ＳＬＤとして、ＶＤＤラインを用いた場合の回路例となっている。このＶＤＤラインは、各メモリセルＭＣ１〜ＭＣ３内に含まれるインバータＩ１，Ｉ２の電源電圧ＶＤＤに接続される。図９は、図７のシールド線ＳＬＤとして、ＧＮＤラインを用いた場合の回路例となっている。このＧＮＤラインは、各メモリセルＭＣ１〜ＭＣ３内に含まれるインバータＩ１，Ｉ２の接地電圧ＧＮＤに接続される。
図１０は、図７のシールド線ＳＬＤとして、フローティングＦＬとなる配線を用いた場合の回路例となっている。このフローティングＦＬとなる配線は、十分大きな寄生容量を持つため、ある程度のシールド効果を見込むことができる。図１１は、図７のシールド線ＳＬＤとして、信号線ＳＬを用いた場合の回路例となっている。この信号線ＳＬには、ワード線ＷＬＡ，ＷＬＢの遷移過程において必ず静的となるようなものを適用する。
図１２は、本発明の実施の形態２による半導体装置において、図５に関連する図となっており、（ａ）は図５の更に上層のレイアウト構成例を示す平面図、（ｂ）は図５と図１２（ａ）を組み合わせた場合におけるレイアウトイメージの等価回路図である。図１２は、図９で述べたように、シールド線ＳＬＤとしてＧＮＤラインを適用した場合のレイアウト構成例である。図１２（ａ）に示すレイアウト構成例は、第１ビアホールから第３メタル配線層までを示しており、第１ビアホールから第２メタル配線層までのレイアウトは、前述した図６（ａ）と同様のものとなっている。したがって、図６（ａ）との違いについてのみ説明を行う。
図１２（ａ）に示すレイアウト構成例は、図６（ａ）のレイアウト構成例に対して、第３メタル配線層Ｍ３５，Ｍ３６と、これに伴う第２ビアホールＶ２５ａ，Ｖ２６ａ，Ｖ２５ｂ，Ｖ２６ｂとを加えたものとなっている。Ｍ３５は、メモリセルＭＣ２のワード線ＷＬＡ２（第３メタル配線層Ｍ３１）とワード線ＷＬＢ２（第３メタル配線層Ｍ３２）の間に配置され、Ｖ２５ａを介してビット線と並んで配置された第２メタル配線層Ｍ２４に接続され、Ｖ２６ａを介してビット線と並んで配置された第２メタル配線層Ｍ２８に接続される。Ｍ２４およびＭ２８は、前述したようにＧＮＤラインであり、Ｍ３５もＧＮＤラインとなる。
同様に、Ｍ３６は、メモリセルＭＣ３のワード線ＷＬＢ３（第３メタル配線層Ｍ３３）とワード線ＷＬＡ３（第３メタル配線層Ｍ３４）の間に配置され、Ｖ２５ｂを介して前述した第２メタル配線層Ｍ２４に接続され、Ｖ２６ｂを介して前述した第２メタル配線層Ｍ２８に接続される。したがって、Ｍ３６もＧＮＤラインとなる。ここで、第３メタル配線層内で、互いに隣接する同一ポートのワード線（例えばＷＬＢ２とＷＬＢ３）間のピッチをｄ２とし、互いに隣接するＷＬＡとＧＮＤ間およびＷＬＢとＧＮＤ間のピッチをｄ５とすると、例えば、ｄ２＞ｄ５とすることが可能である。ただし、この場合においても、メモリセルＭＣの回路面積などから現実的にはＷＬＡとＷＬＢ間のピッチｄ１がｄ１（＝２×ｄ５）＞ｄ２となり、この結果、ｄ２＞ｄ５＞（ｄ２／２）となる。
図１３は、図５と図１２（ａ）を組み合わせた場合の断面構成例を示すものであり、（ａ）は、図５および図１２（ａ）のＡ−Ａ’間の断面図、（ｂ）は、図５および図１２（ａ）のＢ−Ｂ’間の断面図である。図１３（ａ）に示す断面図は、実施の形態１で述べた図２４（ａ）の断面図と比較して、第３メタル配線層Ｍ３において、ワード線ＷＬＡとＷＬＢの間にＧＮＤラインが形成された構成となっている。このＧＮＤラインに伴うシールド効果によって、ＷＬＡとＷＬＢ間の干渉が低減される。なお、これ以外の構成に関しては、図２４（ａ）と同様であるため詳細な説明は省略する。また、図１３（ｂ）に示す断面図も、前述した図２４（ｂ）の断面図と同様であるため詳細な説明は省略する。
以上、本実施の形態２の半導体装置を用いると、実施の形態１の半導体装置に対して更に異なるポート用のワード線間にシールドが加わることにより、ワード線間および／またはビット線間において、ノイズマージンが大きい半導体装置を実現可能となる。また、場合によっては、ノイズマージンが大きい半導体装置を実施の形態１の半導体装置よりも更に小面積で実現できる。
（実施の形態３）
図１４は、本発明の実施の形態３による半導体装置において、その構成の一例を示すブロック図である。図１４に示す半導体装置は、図１の半導体装置と比較して、（１）入出力回路部ＩＯＣ＿Ａ，ＩＯＣ＿Ｂの配置と、（２）ビット線からＩＯＣ＿Ａ，ＩＯＣ＿Ｂに至る配線レイアウトと、（３）コントロール部ＣＴＬＡ，ＣＴＬＢがＩＯＣ＿Ａ，ＩＯＣ＿Ｂを制御する際の各制御線の配置などが主要な特徴となっている。以下、図１と重複する部分の説明に関しては省略する。
図１４において、第１ポート（ポートＡ）のコントロール部ＣＴＬＡは、外部から入力された第１ポート用のアドレス信号をラッチするラッチ部ＡＤＤ＿ＬＴや、当該アドレス信号をデコードするデコーダＤＥＣや、第１ポート用のＹアドレスに対応したＹ選択信号等を出力するＹ選択バッファ部ＹＳＥＬ＿ＢＦなどを含んでいる。同様に、第２ポート（ポートＢ）のコントロール部ＣＴＬＢも、外部から入力された第２ポート用のアドレス信号をラッチするラッチ部ＡＤＤ＿ＬＴや、当該アドレス信号をデコードするデコーダＤＥＣや、第２ポート用のＹアドレスに対応したＹ選択信号等を出力するＹ選択バッファ部ＹＳＥＬ＿ＢＦなどを含んでいる。ＤＥＣは、入力されたアドレス信号の一部をＸアドレス、他の一部をＹアドレスとしてそれぞれデコードを行う。Ｘアドレスのデコード結果はワードドライバ部ＷＤＡ，ＷＤＢの制御に用いられ、Ｙアドレスのデコード結果は、ＹＳＥＬ＿ＢＦを介して、入出力回路部ＩＯＣ＿Ａ，ＩＯＣ＿Ｂの制御に用いられる。
第１ポート用の入出力回路部ＩＯＣ＿Ａ１〜ＩＯＣ＿Ａｍは、第１ポート用のＹ選択部ＹＳＥＬ＿Ａ１〜ＹＳＥＬ＿Ａｍと、センスアンプ回路ＳＡと、出力バッファ回路ＯＢＦと、ライトドライバ回路ＷＴＤと、入力バッファ回路ＩＢＦなどを含んでいる。同様に、第２ポート用の入出力回路部ＩＯＣ＿Ｂ１〜ＩＯＣ＿Ｂｍは、第２ポート用のＹ選択部ＹＳＥＬ＿Ｂ１〜ＹＳＥＬ＿Ｂｍと、センスアンプ回路ＳＡと、出力バッファ回路ＯＢＦと、ライトドライバ回路ＷＴＤと、入力バッファ回路ＩＢＦなどを含んでいる。
図１５は、図１４の半導体装置において、その入出力回路部の主要部の詳細な構成例を示す回路図である。図１５においては、代表例として図１４の入出力回路部ＩＯＣ＿Ａ１を示しているが、その他の入出力回路部ＩＯＣ＿Ａ２〜ＩＯＣ＿Ａｍ，ＩＯＣ＿Ｂ１〜ＩＯＣ＿Ｂｍに関しても同様な回路構成となる。図１５に示すように、入出力回路部ＩＯＣ＿Ａ１は、４対のビット線対（ＢＬＡ［０］，／ＢＬＡ［０］）〜（ＢＬＡ［３］，／ＢＬＡ［３］）の中からＹ選択信号ＹＳ＿Ａ［０］〜ＹＳ＿Ａ［３］に基づいて１対を選択し、それをセンスアンプ回路ＳＡやライトドライバ回路ＷＴＤに接続する回路構成となっている。
例えば、Ｙ選択信号ＹＳ＿Ａ［０］が‘Ｈ’レベルでＹＳ＿Ａ［１］〜ＹＳ＿Ａ［３］が‘Ｌ’レベルの場合、ＢＬＡ［０］，／ＢＬＡ［０］がＰＭＯＳスイッチＰＳＷ０およびＮＭＯＳスイッチＮＳＷ０を介してＳＡおよびＷＴＤに接続される。同様に、ＹＳ＿Ａ［３］が‘Ｈ’レベルでＹＳ＿Ａ［０］〜ＹＳ＿Ａ［２］が‘Ｌ’レベルの場合、ＢＬＡ［３］，／ＢＬＡ［３］がＰＭＯＳスイッチＰＳＷ３およびＮＭＯＳスイッチＮＳＷ３を介してＳＡおよびＷＴＤに接続される。読み出し時には、この接続されたビット線対の相補信号がＳＡで増幅され、図示しない出力バッファ回路ＯＢＦを介して出力される。書き込み時には、入力バッファ回路ＩＢＦ（図示せず）およびライトドライバ回路ＷＴＤを介して入力された相補入力信号が、この接続されたビット線対に書き込まれる。なお、ＳＡおよびＷＴＤは、所望のタイミングで入力されるイネーブル信号ＥＮ＿Ａによって、活性化ならびに非活性化が制御される。
このような入出力回路部ＩＯＣ＿Ａ１と同様にして、例えば、入出力回路部ＩＯＣ＿Ｂ１は、４対のビット線対（ＢＬＢ［０］，／ＢＬＢ［０］）〜（ＢＬＢ［３］，／ＢＬＢ［３］）の中からＹ選択信号ＹＳ＿Ｂ［０］〜ＹＳ＿Ｂ［３］に基づいて１対を選択し、それをセンスアンプ回路ＳＡやライトドライバ回路ＷＴＤに接続する構成となっている。このＩＯＣ＿Ｂ１内のＳＡやＷＴＤは、イネーブル信号ＥＮ＿Ｂによって制御される。また、例えば、入出力回路部ＩＯＣ＿Ａ２は、４対のビット線対（ＢＬＡ［４］，／ＢＬＡ［４］）〜（ＢＬＡ［７］，／ＢＬＡ［７］）の中からＹ選択信号ＹＳ＿Ａ［０］〜ＹＳ＿Ａ［３］に基づいて１対を選択し、それをセンスアンプ回路ＳＡやライトドライバ回路ＷＴＤに接続する構成となっている。
このような第１ポート用のＹ選択信号ＹＳ＿Ａ［０］〜ＹＳ＿Ａ［３］およびイネーブル信号ＥＮ＿Ａは、図１４において、第１ポートのコントロール部ＣＴＬＡのＹＳＥＬ＿ＢＦより出力される第１ポート制御線ＹＣＡに該当する。一方、第２ポート用のＹ選択信号ＹＳ＿Ｂ［０］〜ＹＳ＿Ｂ［３］およびイネーブル信号ＥＮ＿Ｂは、図１４において、第２ポートのコントロール部ＣＴＬＢのＹＳＥＬ＿ＢＦより出力される第２ポート制御線ＹＣＢに該当する。また、図１５の入出力回路部ＩＯＣ＿Ａ１に含まれるＰＭＯＳスイッチＰＳＷ０〜ＰＳＷ３およびＮＭＯＳスイッチＮＳＷ０〜ＮＳＷ３は、図１４の第１ポートのＹ選択部ＹＳＥＬ＿Ａ１に該当する。
なお、ここでは、各入出力回路部ＩＯＣを、４対のビット線対の中から１対を選択する構成としたが、これは、同時入出力信号の数（所謂ＩＯ構成）に応じて適宜変更可能である。例えば、図１４において、列の数が２５６個（ｎ＝２５５）の場合、４対のビット線対（４列）の中から１列を選択する構成を用いると各ポート毎の同時入出力信号（ＩＯ）の数は６４（＝ｎ／４）となる。したがって、図１４の入出力回路部ＩＯＣ＿Ａ１〜ＩＯＣ＿Ａｍ，ＩＯＣ＿Ｂ１〜ＩＯＣ＿Ｂｍにおけるｍの値も６４となる。例えば、この同時入出力信号（ＩＯ）の数を３２とする場合には、８対のビット線対の中から１対を選択する構成を用い、ｍの値を３２とすればよい。
ここで、図１４において、メモリセルＭＣがマトリクス状に配置される領域をメモリセル配置領域ＭＣＡとする。マルチポートメモリにおけるＭＣＡは、通常、Ｙ方向（ビット線が延伸する方向）よりもＸ方向（ワード線が延伸する方向）の方が長い長方形形状（矩形形状）となる。図１４の構成例の１点目の特徴は、このようなＭＣＡの長辺の一方側に、第１ポート用の入出力回路部ＩＯＣ＿Ａｋ（ｋは０〜ｍのいずれか）と第２ポート用の入出力回路部ＩＯＣ＿ＢｋとがＸ方向に隣接して配置されていることにある。すなわち、Ｘ方向において、例えばＩＯＣ＿Ａ１、ＩＯＣ＿Ｂ１、ＩＯＣ＿Ａ２、ＩＯＣ＿Ｂ２、…といった並び順や、あるいはＩＯＣ＿Ａ１、ＩＯＣ＿Ｂ１、ＩＯＣ＿Ｂ２、ＩＯＣ＿Ａ２、…などといった並び順にそれぞれが配置されていることにある。
ただし、この場合、図１４に示すように、例えばＩＯＣ＿Ａ１に接続されるビット線ＢＬＡ［０］〜ＢＬＡ［３］，／ＢＬＡ［０］〜／ＢＬＡ［３］とＩＯＣ＿Ｂ１に接続されるビット線ＢＬＢ［０］〜ＢＬＢ［３］，／ＢＬＢ［０］〜／ＢＬＢ［３］とが少なくとも一部において必ず交差することになる。そうすると、この交差する領域ＡＲＡにおいて第１ポート用のビット線と第２ポート用のビット線が近接し、双方の間で干渉が生じる恐れがある。そこで、この交差する領域を図１６および図１７に示すような配線レイアウトとしたことが２点目の特徴となっている。
図１６は、図１４の半導体装置において、そのビット線と入出力回路部間の配線レイアウトの一例を示す平面図である。図１７は、図１６におけるＣ−Ｃ’間の構成例を示す断面図である。図１６に示すレイアウト構成例は、図１４における領域ＡＲＡの部分に対応するものである。ただし、図１４では、便宜上、各メモリセルＭＣにおけるビット線の並び順をＢＬＡ、ＢＬＢ、／ＢＬＡ、／ＢＬＢの順で示しているが、例えば図６のようなレイアウト構成例を適用した場合は、ビット線の並び順がＢＬＡ、／ＢＬＡ、ＢＬＢ、／ＢＬＢとなる。図１６は、メモリセルＭＣに図６のようなレイアウト構成例を適用した場合を想定し、この場合における領域ＡＲＡの部分の配線レイアウトを示しており、図１４の領域ＡＲＡに示している配線経路とは若干異なるものとなっている。
図１６では、その上部において、ＢＬＡ［０］、／ＢＬＡ［０］、ＢＬＢ［０］、／ＢＬＢ［０］、ＢＬＢ［１］、／ＢＬＢ［１］、ＢＬＡ［１］、／ＢＬＡ［１］、…、ＢＬＡ［３］、／ＢＬＡ［３］といったような順でビット線が配置されている。すなわち、互いに隣接する列の境界線を挟んでその両側のビット線（例えば／ＢＬＢ［０］とＢＬＢ［１］）が、同一ポートに属するビット線となっている。これによって、この境界線を挟んだ両側のビット線が異なるポートに属するビット線となるように配置する場合と比較して、異なるポート間の干渉を低減可能となる。一方、図１６の下部においては、ＩＯＣ＿Ａ１への入力となるビット線が、ＢＬＡ［０］、／ＢＬＡ［０］、ＢＬＡ［２］、／ＢＬＡ［２］、ＢＬＡ［３］、／ＢＬＡ［３］、ＢＬＡ［１］、／ＢＬＡ［１］の順で配置され、その隣には、同様の順番でＩＯＣ＿Ｂ１への入力となるビット線がそれぞれ配置されている。
したがって、図１６の上部と下部を接続するためには、上部の右側に位置するＢＬＡ［２］，／ＢＬＡ［２］，ＢＬＡ［３］，／ＢＬＡ［３］をＸ方向に延伸する配線を用いて下部の左側に引き回す必要があり、上部の左側に位置するＢＬＢ［０］，／ＢＬＢ［０］，ＢＬＢ［１］，／ＢＬＢ［１］をＸ方向に延伸する配線を用いて下部の右側に引き回す必要がある。このＸ方向の配線の引き回しにおいては、例えば、図１７に示すような配線レイアウトを用いる。すなわち、Ｘ方向に延伸するＧＮＤライン（またはＶＤＤライン）を設け、それを挟む両側の一方に第１ポートに対応するビット線（ＢＬＡ［２］，／ＢＬＡ［２］，ＢＬＡ［３］，／ＢＬＡ［３］）を配置し、他方に第２ポートに対応するビット線（ＢＬＢ［０］，／ＢＬＢ［０］，ＢＬＢ［１］，／ＢＬＢ［１］）を配置する。
これによって、これまでの各実施の形態の説明からも判るように、例えばこのＸ方向の配線においてＢＬＡとＢＬＢを交互に配置するような場合と比較して、異なるポート間の干渉が低減できることからノイズマージンの拡大が実現可能となる。また、ノイズマージンの拡大が小面積で実現可能となる。
また、例えば、図１４において、ＭＣＡの長辺の一方側に第１ポート用の入出力回路部ＩＯＣ＿Ａ１〜ＩＯＣ＿Ａｍを配置し、他方側に第２ポート用の入出力回路部ＩＯＣ＿Ｂ１〜ＩＯＣ＿Ｂｍを配置した場合でも、前述したようなビット線が交差する領域が不必要となるため、ノイズマージンの拡大が図れる。しかしながら、この場合、実際上のレイアウトにおいて、入出力回路部ＩＯＣ＿Ａ１〜ＩＯＣ＿Ａｍ全体のＸ方向のサイズやＩＯＣ＿Ｂ１〜ＩＯＣ＿Ｂｍ全体のＸ方向のサイズは、ＭＣＡのＸ方向のサイズとほぼ等しくする必要があるため、レイアウト内に余分なスペースが生じ、回路面積の非効率化または増大が懸念される。これと比較して、図１４に示したように、ＭＣＡの長辺の一方側に第１ポート用の入出力回路部と第２ポート用の入出力回路部を両方配置すると、回路面積を効率化することができる。
続いて、図１４の構成例の３点目の特徴は、ＧＮＤラインまたはＶＤＤラインといったシールド線ＳＬＤを挟んで、その両側の一方に前述した第１ポート制御線ＹＣＡが配置され、他方に第２ポート制御線ＹＣＢが配置されたことにある。すなわち、Ｘ方向に配置された複数の入出力回路部ＩＯＣ＿Ａ１〜ＩＯＣ＿Ａｍ，ＩＯＣ＿Ｂ１〜ＩＯＣ＿Ｂｍの両端において、一方の端部に隣接して第１ポートのコントロール部ＣＴＬＡが配置され、他方の端部に隣接して第２ポートのコントロール部ＣＴＬＢが配置されている。そして、ＣＴＬＡから複数の入出力回路部を跨いでＸ方向に第１ポート制御線ＹＣＡが延伸し、ＣＴＬＢから複数の入出力回路部を跨いでＸ方向に第２ポート制御線ＹＣＢが延伸している。このＹＣＡとＹＣＢの間にＸ方向に延伸するシールド線ＳＬＤが配置される。
このような第１ポート制御線ＹＣＡ、第２ポート制御線ＹＣＢおよびシールド線ＳＬＤの配置によって、異なるポート間の干渉が低減できることからノイズマージンの拡大が実現可能となる。また、ノイズマージンの拡大が小面積で実現可能となる。
なお、本実施の形態３で述べた１点目〜３点目の特徴は、勿論、それぞれ単独で用いても、ノイズマージンの拡大または小面積でのノイズマージンの拡大手法として有益なものであり、それらを組み合わせて用いるとより有益なものとなる。また、実施の形態１や実施の形態２で述べたような構成例と組み合わせると、更に望ましい効果が得られることは言うまでもない。
さらに、２点目と３点目の特徴に関し、ここでは、異なるポートのビット線間（ＢＬＡ−ＢＬＢ間）と、異なるポートの制御線間（ＹＣＡ−ＹＣＢ）間にそれぞれシールド線ＳＬＤを挿入することでノイズマージンの拡大を実現したが、実施の形態１の場合と同様にピッチの大小関係によってノイズマージンを拡大させることも可能である。すなわち、図１７において、例えば同一ポートとなるＢＬＡ［２］と／ＢＬＡ［３］間のピッチよりも、異なるポートとなるＢＬＡ［３］とＢＬＢ［１］間のピッチを大きくすれば、シールド線ＳＬＤを用いずともノイズマージンの拡大が図れる。また、図１４において、第１ポート制御線ＹＣＡに含まれる各配線間のピッチよりも、第１ポート制御線ＹＣＡと第２ポート制御線ＹＣＢ間のピッチを大きくすれば、シールド線ＳＬＤを用いずともノイズマージンの拡大が図れる。
（実施の形態４）
図１８は、本発明の実施の形態４による半導体装置において、その構成の一例を示すブロック図である。図１８に示す半導体装置は、１つの半導体チップＣＰで形成され、その内部に、ＣＰＵ（Central Processing Unit）や、シングルポートメモリＳＭＥＭおよびマルチポートメモリＭＭＥＭや、ＣＰＵの命令によってＳＭＥＭやＭＭＥＭを制御するキャッシュコントローラＣＣＮなどが形成されている。このマルチポートメモリＭＭＥＭは、前述した実施の形態１〜３で述べたような構成例を備えたものとなっている。
一方、シングルポートメモリＳＭＥＭは、一般的に知られているＳＲＡＭメモリの構成を備えている。すなわち、ＳＭＥＭは、互いに等しいピッチで並んで配置された複数のワード線と、この複数のワード線が延伸する方向と直交する方向に延伸し、互いに並んで配置された複数のビット線と、この複数のワード線と複数のビット線のそれぞれの交点に配置された複数のメモリセルとを備えている。
図１９は、図１８の半導体装置において、そのシングルポートメモリのワード線のレイアウト構成例を示す平面図である。シングルポートメモリＳＭＥＭでは、図１９に示すように、例えば、複数のワード線ＷＬ１，ＷＬ２，…が並んで配置され、その各ワード線の間にＧＮＤラインなどが配置されたような構成となっている。この各ワード線ＷＬとその両側のＧＮＤラインとのピッチは、シングルポートメモリ全体に渡って等しい値ｄ３となる。また、複数のワード線間のピッチもシングルポートメモリ全体に渡って等しい値（２×ｄ２）となる。つまり、行方向に並べられた複数の配線は、それぞれ等間隔で並ぶことになる。一方、マルチポートメモリＭＭＥＭにおいては、例えば図７等に示すように、行方向に並べられた複数の配線が等間隔で並ばない場合も有り得る。また、各ワード線間のピッチも、異なるポート同士のピッチｄ１が同じポート同士のピッチｄ２よりも大きくなる。
図１８に示したような半導体装置は、微細化ならびに高速化が強く求められている。特に、キャッシュメモリ用途のマルチポートメモリＭＭＥＭにおいては、ＣＣＮから複数のポートに対して高速かつ複雑なメモリアクセスが実行される場合がある。そうすると、ノイズマージンの確保が益々重要となるが、このような場合に本実施の形態の構成例を適用することで、微細化ならびに高速化に十分に寄与することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、ここでは、ＳＲＡＭメモリセルを含んだマルチポートメモリを例に説明を行ったが、ＤＲＡＭメモリセルを含んだマルチポートメモリなどに対しても同様に適用可能である。また、各実施の形態の一部もしくは全部を適宜組み合わせても良い。
本実施の形態による半導体装置は、特に、ＳＲＡＭメモリセルからなるマルチポートメモリを含んだ半導体装置に適用して有益な技術であり、これに限らず、マルチポートメモリを含んだ半導体装置全般に対して広く適用可能である。
本発明の実施の形態１による半導体装置において、その構成の一例を示すブロック図である。 図１の半導体装置において、そのメモリセルの構成例を示す回路図である。 図１の半導体装置において、その複数のメモリセルの一部の構成例を示す回路図である。 図３の回路例において、そのワード線のみを抽出したレイアウト構成例を示す平面図である。 図３における２行目および３行目のメモリセルを含んだレイアウト構成例を示す平面図である。 図５に関連する図であり、（ａ）は図５の更に上層のレイアウト構成例を示す平面図、（ｂ）は図５と図６（ａ）を組み合わせた場合におけるレイアウトイメージの等価回路図である。 本発明の実施の形態２による半導体装置において、図４のレイアウトを変形した構成例を示す平面図である。 図７のレイアウト構成例に対応したメモリセルの構成例を示す回路図である。 図７のレイアウト構成例に対応した他のメモリセルの構成例を示す回路図である。 図７のレイアウト構成例に対応した更に他のメモリセルの構成例を示す回路図である。 図７のレイアウト構成例に対応した更に他のメモリセルの構成例を示す回路図である。 本発明の実施の形態２による半導体装置において、図５に関連する図となっており、（ａ）は図５の更に上層のレイアウト構成例を示す平面図、（ｂ）は図５と図１２（ａ）を組み合わせた場合におけるレイアウトイメージの等価回路図である。 図５と図１２（ａ）を組み合わせた場合の断面構成例を示すものであり、（ａ）は図５および図１２（ａ）のＡ−Ａ’間の断面図、（ｂ）は図５および図１２（ａ）のＢ−Ｂ’間の断面図である。 本発明の実施の形態３による半導体装置において、その構成の一例を示すブロック図である。 図１４の半導体装置において、その入出力回路部の主要部の詳細な構成例を示す回路図である。 図１４の半導体装置において、そのビット線と入出力回路部間の配線レイアウトの一例を示す平面図である。 図１６におけるＣ−Ｃ’間の構成例を示す断面図である。 本発明の実施の形態４による半導体装置において、その構成の一例を示すブロック図である。 図１８の半導体装置において、そのシングルポートメモリのワード線のレイアウト構成例を示す平面図である。 本発明の前提として検討したマルチポートメモリの構成例を示す回路図である。 異なるポート間および同一ポート内での動作波形の一例を示す説明図である。 ポート間干渉による不具合の一例を示す説明図である。 図２０の半導体装置において、ワード線の間にシールド線を挿入した場合のワード線のレイアウト構成例を示す平面図である。 図５と図６（ａ）を組み合わせた場合の断面構成例を示すものであり、（ａ）は図５および図６（ａ）のＡ−Ａ’間の断面図、（ｂ）は図５および図６（ａ）のＢ−Ｂ’間の断面図である。
符号の説明
ＷＬＡ，ＷＬＢ，ＷＬ ワード線
ＷＤＡ，ＷＤＢ ワードドライバ部
ＣＴＬＡ，ＣＴＬＢ コントロール部
ＭＣ メモリセル
ＩＯＣ 入出力回路部
ＬＤ 負荷トランジスタ
ＤＲ ドライバトランジスタ
ＡＣ アクセストランジスタ
Ｉ１，Ｉ２ インバータ
ＢＬＡ，ＢＬＢ ビット線
／ＢＬＡ，／ＢＬＢ 反転ビット線
Ｎｔ 記憶ノード
Ｎｂ 反転記憶ノード
ＣＣ カップリング容量
ＰＷ，ＮＷ ウェル領域
ＰＯ ポリシリコン
Ｃ コンタクト
ＤＮ，ＤＰ 拡散領域
Ｖ ビアホール
Ｍ メタル配線層
ＳＬＤ シールド線
ＳＬ 信号線
ＳＵＢ 半導体基板
ＶＤＤ 電源電圧
ＧＮＤ 接地電圧
ＡＤＤ＿ＬＴ ラッチ部
ＤＥＣ デコーダ
ＹＳＥＬ＿ＢＦ Ｙ選択バッファ部
ＹＳＥＬ Ｙ選択部
ＳＡ センスアンプ回路
ＯＢＦ 出力バッファ回路
ＷＴＤ ライトドライバ回路
ＩＢＦ 入力バッファ回路
ＹＣＡ，ＹＣＢ 制御線
ＭＣＡ メモリセル配置領域
ＰＳＷ ＰＭＯＳスイッチ
ＮＳＷ ＮＭＯＳスイッチ
ＹＳ Ｙ選択信号
ＥＮ イネーブル信号
ＣＣＮ キャッシュコントローラ
ＳＭＥＭ シングルポートメモリ
ＭＭＥＭ マルチポートメモリ
ＣＰ 半導体チップ

Claims (18)

  1. それぞれが、第１ポート用の第１ワード線と第２ポート用の第２ワード線を含み、互いに並んで配置された複数のワード線群と、
    それぞれが、前記複数のワード線群が延伸する方向と直交する方向に延伸し、前記第１ポート用の第１ビット線と前記第２ポート用の第２ビット線を含み、互いに並んで配置された複数のビット線群と、
    前記複数のワード線群と前記複数のビット線群のそれぞれの交点に配置された複数のメモリセルとを具備し、
    前記複数のワード線群の一つに含まれる前記第１ワード線と前記第２ワード線は、第１ピッチで配置され、
    前記複数のワード線群の一つに含まれる前記第１ワード線は、当該ワード線群の一方の隣に配置されたワード線群に含まれる前記第１ワード線と第２ピッチで隣接して配置され、
    前記複数のワード線群の一つに含まれる前記第２ワード線は、当該ワード線群の他方の隣に配置されたワード線群に含まれる前記第２ワード線と前記第２ピッチで隣接して配置され、
    前記第１ピッチは、前記第２ピッチよりも大きいことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１ワード線と前記第２ワード線の間には、更に、前記第１ワード線および前記第２ワード線と並んで延伸する第１シールド線が配置されることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１シールド線と前記第１ワード線、および前記第１シールド線と前記第２ワード線は、それぞれ第３ピッチで配置され、
    前記第３ピッチは、前記第２ピッチよりも小さいことを特徴とする半導体装置。
  4. 請求項１または２記載の半導体装置において、
    前記複数のビット線群をＮ個とすると、
    前記半導体装置は、さらに、
    それぞれが、前記複数のメモリセルが配置される矩形領域の第１辺に近接して配置され、前記Ｎ個のビット線群の中のＭ個（Ｍ≧２）のビット線群に含まれるＭ個の前記第１ビット線の中から１個の前記第１ビット線を選択し、前記複数のワード線群が延伸する方向に順に配置されたＫ（Ｋ＝Ｎ／Ｍ）個の第１選択回路と、
    それぞれが、前記第１辺に対して近接して配置され、前記Ｍ個のビット線群に含まれるＭ個の前記第２ビット線の中から１個の前記第２ビット線を選択し、前記複数のワード線群が延伸する方向に順に配置された前記Ｋ個の第２選択回路とを具備し、
    前記Ｋ個の第１選択回路の一つとなるＪ番目（１≦Ｊ≦Ｋ）の第１選択回路と前記Ｋ個の第２選択回路の一つとなる前記Ｊ番目の第２選択回路は、前記複数のワード線群が延伸する方向で隣接して配置され、
    前記Ｍ個の第１ビット線を前記Ｊ番目の第１選択回路に接続する第１配線ラインと前記Ｍ個の第２ビット線を前記Ｊ番目の第２選択回路に接続する第２配線ラインとが交差する部分では、前記複数のワード線群が延伸する方向と同一方向に延伸する第２シールド線が配置され、前記第２シールド線を挟む両側の一方には前記第２シールド線と並んで延伸する前記第１配線ラインが配置され、他方には前記第２シールド線と並んで延伸する前記第２配線ラインが配置されることを特徴とする半導体装置。
  5. 請求項１または２記載の半導体装置において、
    前記複数のビット線群をＮ個とすると、
    前記半導体装置は、さらに、
    それぞれが、前記複数のメモリセルが配置される矩形領域の第１辺に対して近接して配置され、前記Ｎ個のビット線群の中のＭ個（Ｍ≧２）のビット線群に含まれるＭ個の前記第１ビット線の中から１個の前記第１ビット線を選択し、前記複数のワード線群が延伸する方向に順に配置されたＫ（Ｋ＝Ｎ／Ｍ）個の第１選択回路と、
    それぞれが、前記第１辺に対して近接して配置され、前記Ｍ個のビット線群に含まれるＭ個の前記第２ビット線の中から１個の前記第２ビット線を選択し、前記複数のワード線群が延伸する方向に順に配置された前記Ｋ個の第２選択回路と、
    前記第１ポート用のアドレス信号が入力され、このアドレス信号に応じた第１制御信号を前記Ｋ個の第１選択回路に対して出力する第１制御部と、
    前記第２ポート用のアドレス信号が入力され、このアドレス信号に応じた第２制御信号を前記Ｋ個の第２選択回路に対して出力する第２制御部とを具備し、
    前記Ｋ個の第１選択回路の一つとなるＪ番目（１≦Ｊ≦Ｋ）の第１選択回路と前記Ｋ個の第２選択回路の一つとなる前記Ｊ番目の第２選択回路は、前記複数のワード線群が延伸する方向で隣接して配置され、
    前記第１制御信号および前記第２制御信号は、前記複数のワード線群が延伸する方向と同一方向に延伸し、互いに並んで配置され、
    前記第１制御信号と前記第２制御信号の間には、前記第１制御信号および前記第２制御信号と並んで延伸する第３シールド線が配置されることを特徴とする半導体装置。
  6. 請求項１または２記載の半導体装置において、
    前記第１ビット線と前記第２ビット線の間には、更に、前記第１ビット線および前記第２ビット線と並んで延伸する第４シールド線が配置されることを特徴とする半導体装置。
  7. それぞれが、第１ポート用の第１ワード線と第２ポート用の第２ワード線を含み、互いに並んで配置された複数のワード線群と、
    それぞれが、前記複数のワード線群が延伸する方向と直交する方向に延伸し、前記第１ポート用の第１ビット線と前記第２ポート用の第２ビット線を含み、互いに並んで配置されたＮ個（Ｎ≧２）のビット線群と、
    前記複数のワード線群と前記Ｎ個のビット線群のそれぞれの交点に配置された複数のメモリセルと、
    それぞれが、前記複数のメモリセルが配置される矩形領域の第１辺に近接して配置され、前記Ｎ個のビット線群の中のＭ個（Ｍ≧２）のビット線群に含まれるＭ個の前記第１ビット線の中から１個の前記第１ビット線を選択し、前記複数のワード線群が延伸する方向に順に配置されたＫ（Ｋ＝Ｎ／Ｍ）個の第１選択回路と、
    それぞれが、前記第１辺に対して近接して配置され、前記Ｍ個のビット線群に含まれるＭ個の前記第２ビット線の中から１個の前記第２ビット線を選択し、前記複数のワード線群が延伸する方向に順に配置された前記Ｋ個の第２選択回路とを具備し、
    前記Ｋ個の第１選択回路の一つとなるＪ番目（１≦Ｊ≦Ｋ）の第１選択回路と前記Ｍ個の第１ビット線とを接続する第１配線ラインと、前記Ｋ個の第２選択回路の一つとなる前記Ｊ番目の第２選択回路と前記Ｍ個の第２ビット線とを接続する第２配線ラインとが交差する部分では、前記複数のワード線群が延伸する方向と同一方向に延伸する第１シールド線が配置され、前記第１シールド線を挟む両側の一方には前記第１シールド線と並んで延伸する前記第１配線ラインが配置され、他方には前記第１シールド線と並んで延伸する前記第２配線ラインが配置されることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記Ｊ番目の第１選択回路と前記Ｊ番目の第２選択回路は、前記複数のワード線群が延伸する方向で隣接して配置されることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記複数のワード線群の一つに含まれる前記第１ワード線と前記第２ワード線は、第１ピッチで配置され、
    前記複数のワード線群の一つに含まれる前記第１ワード線は、当該ワード線群の一方の隣に配置されたワード線群に含まれる前記第１ワード線と第２ピッチで隣接して配置され、
    前記複数のワード線群の一つに含まれる前記第２ワード線は、当該ワード線群の他方の隣に配置されたワード線群に含まれる前記第２ワード線と前記第２ピッチで隣接して配置され、
    前記第１ピッチは、前記第２ピッチよりも大きいことを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１ワード線と前記第２ワード線の間には、更に、前記第１ワード線および前記第２ワード線と並んで延伸する第２シールド線が配置されることを特徴とする半導体装置。
  11. 請求項８または９記載の半導体装置において、さらに、
    前記第１ポート用のアドレス信号が入力され、このアドレス信号に応じた第１制御信号を前記Ｋ個の第１選択回路に対して出力する第１制御部と、
    前記第２ポート用のアドレス信号が入力され、このアドレス信号に応じた第２制御信号を前記Ｋ個の第２選択回路に対して出力する第２制御部とを具備し、
    前記第１制御信号および前記第２制御信号は、前記複数のワード線群が延伸する方向と同一方向に延伸し、互いに並んで配置され、
    前記第１制御信号と前記第２制御信号の間には、前記第１制御信号および前記第２制御信号と並んで延伸する第３シールド線が配置されることを特徴とする半導体装置。
  12. それぞれが、第１ポート用の第１ワード線と第２ポート用の第２ワード線を含み、互いに並んで配置された複数のワード線群と、
    それぞれが、前記複数のワード線群が延伸する方向と直交する方向に延伸し、前記第１ポート用の第１ビット線と前記第２ポート用の第２ビット線を含み、互いに並んで配置されたＮ個（Ｎ≧２）のビット線群と、
    前記複数のワード線群と前記Ｎ個のビット線群のそれぞれの交点に配置された複数のメモリセルと、
    それぞれが、前記複数のメモリセルが配置される矩形領域の第１辺に対して近接して配置され、前記Ｎ個のビット線群の中のＭ個（Ｍ≧２）のビット線群に含まれるＭ個の前記第１ビット線の中から１個の前記第１ビット線を選択し、前記複数のワード線群が延伸する方向に順に配置されたＫ（Ｋ＝Ｎ／Ｍ）個の第１選択回路と、
    それぞれが、前記第１辺に対して近接して配置され、前記Ｍ個のビット線群に含まれるＭ個の前記第２ビット線の中から１個の前記第２ビット線を選択し、前記複数のワード線群が延伸する方向に順に配置された前記Ｋ個の第２選択回路と、
    前記第１ポート用のアドレス信号が入力され、このアドレス信号に応じた第１制御信号を前記Ｋ個の第１選択回路に対して出力する第１制御部と、
    前記第２ポート用のアドレス信号が入力され、このアドレス信号に応じた第２制御信号を前記Ｋ個の第２選択回路に対して出力する第２制御部とを具備し、
    前記Ｋ個の第１選択回路の一つとなるＪ番目（１≦Ｊ≦Ｋ）の第１選択回路と前記Ｋ個の第２選択回路の一つとなる前記Ｊ番目の第２選択回路は、前記複数のワード線群が延伸する方向で隣接して配置され、
    前記第１制御信号および前記第２制御信号は、前記複数のワード線群が延伸する方向と同一方向に延伸し、互いに並んで配置され、
    前記第１制御信号と前記第２制御信号の間には、前記第１制御信号および前記第２制御信号と並んで延伸する第１シールド線が配置されることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記複数のワード線群の一つに含まれる前記第１ワード線と前記第２ワード線は、第１ピッチで配置され、
    前記複数のワード線群の一つに含まれる前記第１ワード線は、当該ワード線群の一方の隣に配置されたワード線群に含まれる前記第１ワード線と第２ピッチで隣接して配置され、
    前記複数のワード線群の一つに含まれる前記第２ワード線は、当該ワード線群の他方の隣に配置されたワード線群に含まれる前記第２ワード線と前記第２ピッチで隣接して配置され、
    前記第１ピッチは、前記第２ピッチよりも大きいことを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記第１ワード線と前記第２ワード線の間には、更に、前記第１ワード線および前記第２ワード線と並んで延伸する第２シールド線が配置されることを特徴とする半導体装置。
  15. 請求項１２または１３記載の半導体装置において、
    前記Ｍ個の第１ビット線を前記Ｊ番目の第１選択回路に接続する第１配線ラインと前記Ｍ個の第２ビット線を前記Ｊ番目の第２選択回路に接続する第２配線ラインとが交差する部分では、前記複数のワード線群が延伸する方向と同一方向に延伸する第３シールド線が配置され、前記第３シールド線を挟む両側の一方には前記第３シールド線と並んで延伸する前記第１配線ラインが配置され、他方には前記第３シールド線と並んで延伸する前記第２配線ラインが配置されることを特徴とする半導体装置。
  16. プロセッサと、
    前記プロセッサのキャッシュメモリとして用いられるシングルポートメモリと、
    前記プロセッサのキャッシュメモリとして用いられるマルチポートメモリと、
    前記プロセッサからの命令に応じて前記シングルポートメモリおよび前記マルチポートメモリへのアクセスを行うキャッシュコントローラとを具備し、
    前記マルチポートメモリは、
    それぞれが、第１ポート用の第１ワード線と第２ポート用の第２ワード線を含み、互いに並んで配置された複数のワード線群と、
    それぞれが、前記複数のワード線群が延伸する方向と直交する方向に延伸し、前記第１ポート用の第１ビット線と前記第２ポート用の第２ビット線を含み、互いに並んで配置された複数のビット線群と、
    前記複数のワード線群と前記複数のビット線群のそれぞれの交点に配置された複数の第１メモリセルとを有し、
    前記複数のワード線群の一つに含まれる前記第１ワード線と前記第２ワード線は、第１ピッチで配置され、
    前記複数のワード線群の一つに含まれる前記第１ワード線は、当該ワード線群の一方の隣に配置されたワード線群に含まれる前記第１ワード線と前記第１ピッチよりも小さい第２ピッチで隣接して配置され、
    前記複数のワード線群の一つに含まれる前記第２ワード線は、当該ワード線群の他方の隣に配置されたワード線群に含まれる前記第２ワード線と前記第２ピッチで隣接して配置され、
    前記シングルポートメモリは、
    互いに等しいピッチで並んで配置された複数の第３ワード線と、
    前記複数の第３ワード線が延伸する方向と直交する方向に延伸し、互いに並んで配置された複数の第３ビット線と、
    前記複数の第３ワード線と前記複数の第３ビット線のそれぞれの交点に配置された複数の第２メモリセルとを有することを特徴とする半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記第１ワード線と前記第２ワード線の間には、更に、前記第１ワード線および前記第２ワード線と並んで延伸する第１シールド線が配置されることを特徴とする半導体装置。
  18. 請求項１６または１７記載の半導体装置において、
    前記複数の第３ワード線のそれぞれの間には、両側の前記第３ワード線とのピッチが等しくなるように第２シールド線が配置されることを特徴とする半導体装置。
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