JP4914034B2 - 半導体集積回路 - Google Patents

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Description

本発明は、ＳＲＡＭ（スタティック・ランダムアクセスメモリ）の各メモリセルに設けられている２つのポートの各々をデータの書き込みと読み出しとの両方に切り換えて使用することが可能なデュアルポートＳＲＡＭを内蔵した半導体集積回路に関する。
ＳＲＡＭの一種として、複数のアドレスに対して同時に読み書きのアクセスが可能なマルチポートＳＲＡＭが知られている。下記の特許文献１に記載されているマルチポートＳＲＡＭは、データの読み書きが可能な複数のメモリセルと、これらのメモリセルの配列方向の両側に平行に配置される読み出しビット線対と、この読み出しビット線対の外側に平行に配置される書き込みビット線対と、読み出しビット線対に対応して設けられたメモリセル選択用の読み出しワード線と、書き込みビット線対に対応して設けられたメモリセル選択用の書き込みワード線とを有している。
このマルチポートＳＲＡＭにおいては、読み出しビット線対を構成する２本のビット線が、その途中で交差箇所を有するようになっている。これにより、読み出しビット線対と書き込みビット線対との間に存在する結合容量の影響による結合ノイズが相殺されるので、同時書き込み／読み出し時における誤動作を防止できるという利点がある。一方、２本のビット線を交差させることに伴って、特定のメモリセルに書き込むデータの値を予め反転するための書き込み反転回路や、特定のメモリセルから読み出したデータの値を予め反転するための読み出し反転回路を、新たに追加する必要がある。
そこで、特許文献２には、新たな回路を追加することなく、メモリセルから読み出したデータを高速かつ安定に出力することができるマルチポートＳＲＡＭが記載されている。図７は、特許文献２に記載されているマルチポートＳＲＡＭの構成を示すブロック図である。
図７に示すマルチポートＳＲＡＭは、書き込みアドレスが入力される書き込みデコーダ１と、読み出しアドレスが入力される読み出しデコーダ２と、書き込みデコーダ１と読み出しデコーダ２との間に所定の間隔をおいて一列に配置されているＮ個のメモリセルＭＣ１〜ＭＣＮと、読み出しアドレスによって指定されたメモリセルからデータを読み出して、読み出しデータとして出力するセンスアンプ５と、書き込みデータが入力され、書き込みアドレスによって指定されたメモリセルにデータを書き込む書き込みドライバ６とを含んでいる。
書き込みデコーダ１は、入力された書き込みアドレスを解読し、Ｎ本の書き込みワード線ＷＷ１〜ＷＷＮの内の１本のみを活性化する。また、読み出しデコーダ２は、入力された読み出しアドレスを解読し、Ｎ本の読み出しワード線ＲＷ１〜ＲＷＮの内の１本のみを活性化する。
メモリセルＭＣ１〜ＭＣＮは、書き込みデコーダ１の出力側の対応する書き込みワード線ＷＷ１〜ＷＷＮにそれぞれ接続されると共に、読み出しデコーダ２の出力側の対応する読み出しワード線ＲＷ１〜ＲＷＮにそれぞれ接続されている。メモリセルＭＣ１〜ＭＣＮの配置方向の両側には、各メモリセルからデータを読み出すための相補的な２本の読み出しビット線ＲＢ及びＲＢバーが平行に配置され、これらにより読み出しビット線対が形成されている。
読み出しビット線対を形成する読み出しビット線ＲＢ及びＲＢバーは、メモリセルＭＣ１〜ＭＣＮが配置された領域のほぼ中央で交差するようになっている。各メモリセルと読み出しビット線ＲＢとは、接続線３を介して接続され、各メモリセルと読み出しビット線ＲＢバーとは、接続線４を介して接続されている。ここで、Ｎ個のメモリセルＭＣ１〜ＭＣＮの内で、上側の半分のメモリセルＭＣ１〜ＭＣＮ／２については、接続線３と接続線４とが交差された状態となる。
読み出しビット線ＲＢ及びＲＢバーは、センスアンプ５に接続されている。センスアンプ５は、読み出しアドレスによって指定されたメモリセルから出力される差動信号を増幅して、論理レベルの信号（読み出しデータ）を出力する。
さらに、読み出しビット線ＲＢ及びＲＢバーの両側には、メモリセルＭＣ１〜ＭＣＮにデータを書き込むための相補的な２本の書き込みビット線ＷＢ及びＷＢバーが平行に配置され、これらにより書き込みビット線対が形成されている。各メモリセルと書き込みビット線ＷＢとは、接続線７を介して接続され、各メモリセルと書き込みビット線ＷＢバーとは、接続線８を介して接続されている。
書き込みビット線ＷＢ及びＷＢバーは、書き込みドライバ６に接続されている。書き込みドライバ６は、書き込みデータに基づいて、書き込みアドレスによって指定されたメモリセルに差動信号を出力することにより、当該メモリセルにデータを書き込む。
このように、読み出しビット線ＲＢ及びＲＢバーを途中で交差させて配置を左右で入れ替えると共に、それに対応して接続線３と接続線４とを交差させることにより、新たな回路を追加することなく、メモリセルから読み出したデータを高速かつ安定に出力することができる。
しかしながら、一般に、マルチポートＳＲＡＭにおいては、第１のポートを構成する書き込みビット線対と、第２のポートを構成する読み出しビット線対との間で、ビット線に負荷される容量がアンバランスとなっており、一方のポートを書き込み専用に用い、他方のポートを読み出し専用に用いるような場合においては問題ないが、各ポートを書き込みと読み出しとの両方に切り換えて使用するデュアルポートＳＲＡＭに適用する場合には、２つのポートの間で動作速度が異なってしまうという問題があった。
特開平１０−２２２９８３号公報（第１頁、図１） 特開２００３−７８０３６号公報（第３、５−６頁、図１）
そこで、上記の点に鑑み、本発明は、各メモリセルに設けられている２つのポートの各々をデータの書き込みと読み出しとの両方に切り換えて使用することが可能なデュアルポートＳＲＡＭを内蔵した半導体集積回路において、２つのポートの間における特性のアンバランスを改善することを目的する。
以上の課題を解決するため、本発明に係る半導体集積回路は、複数のメモリセルが配置された少なくとも１つの列を含むＳＲＡＭを内蔵した半導体集積回路であって、複数のメモリセルの第１のポートに接続される第１のビット線及び第２のビット線と、複数のメモリセルの第２のポートに接続される第３のビット線及び第４のビット線と、第１のビット線に第１の配線を介して接続された共通の不純物拡散領域を有し、隣接する第１及び第２のメモリセルの第１のポートをそれぞれ構成する第１のトランジスタ及び第２のトランジスタと、第３のビット線に第２の配線を介して接続された不純物拡散領域を有し、第１のメモリセルの第２のポートを構成する第３のトランジスタと、第２のビット線に第３の配線を介して接続された共通の不純物拡散領域を有し、第１及び第２のメモリセルの第１のポートをそれぞれ構成する第４のトランジスタ及び第５のトランジスタと、第４のビット線に第４の配線を介して接続された不純物拡散領域を有し、第１のメモリセルの第２のポートを構成する第６のトランジスタと、第１のポートを介して複数のメモリセルに対するデータの書き込み及び読み出しを行う第１の書き込み／読み出し回路と、第２のポートを介して複数のメモリセルに対するデータの書き込み及び読み出しを行う第２の書き込み／読み出し回路とを具備し、第２及び第４の配線の長さが第１及び第３の配線の長さよりも短いことを特徴とする。
ここで、第３のトランジスタの不純物拡散領域が、その直上に形成された第３のビット線に接続され、第６のトランジスタの不純物拡散領域が、その直上に形成された第４のビット線に接続されるようにしても良い。また、第２の書き込み／読み出し回路が、第１の書き込み／読み出し回路よりも、複数のメモリセルの近くに配置されるようにしても良い。
さらに、複数のメモリセルが、連続して配置された第１群のメモリセルと連続して配置された第２群のメモリセルとを含み、第１及び第２のビット線が、第１群のメモリセルと第２群のメモリセルとの間において立体的に交差するようにしても良い。
本発明によれば、比較的大きな容量が負荷される第３及び第６のトランジスタの不純物拡散領域にそれぞれ接続される第２及び第４の配線の長さを、比較的小さな容量が負荷される第１〜２及び第４〜５のトランジスタの不純物拡散領域にそれぞれ接続される第１及び第３の配線の長さよりも短くすることにより、２つのポートの間における特性のアンバランスを改善することができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路に内蔵されているデュアルポートＳＲＡＭの構成を示すブロック図である。このデュアルポートＳＲＡＭは、マトリクス状に配置された複数のＳＲＡＭセルによって構成されるメモリセルアレイを含んでいる。図１には、第１列におけるＮ個のメモリセルＭＣ１〜ＭＣＮが示されている。
図１に示すデュアルポートＳＲＡＭは、第１のアドレスが入力されるＡポート用デコーダ１０と、第２のアドレスが入力されるＢポート用デコーダ２０と、Ａポート用デコーダ１０とＢポート用デコーダ２０との間に所定の間隔をおいて一列に配置されているＮ個のメモリセルＭＣ１〜ＭＣＮと、第１のアドレスによって指定されたメモリセルにＡポートを介してデータの書き込み又は読み出しを行うＡポート用書き込み／読み出し回路３０と、第２のアドレスによって指定されたメモリセルにＢポートを介してデータの書き込み又は読み出しを行うＢポート用書き込み／読み出し回路４０と、Ａポート用書き込み／読み出し回路３０の制御を行う制御回路５０と、Ｂポート用書き込み／読み出し回路４０の制御を行う制御回路６０と、外部回路との間で書き込みデータ及び読み出しデータの入出力を行うＩ／Ｏ回路７０とを含んでいる。
Ａポート用デコーダ１０は、入力された第１のアドレスを解読し、Ａポート用のＮ本のワード線ＡＷ１〜ＡＷＮの内の第１のアドレスに対応する１本のみを活性化する。また、Ｂポート用デコーダ２０は、入力された第２のアドレスを解読し、Ｂポート用のＮ本のワード線ＢＷ１〜ＢＷＮの内の第２のアドレスに対応する１本のみを活性化する。
メモリセルＭＣ１〜ＭＣＮは、Ａポート用デコーダ１０の出力側の対応するワード線ＡＷ１〜ＡＷＮにそれぞれ接続されると共に、Ｂポート用デコーダ２０の出力側の対応するワード線ＢＷ１〜ＢＷＮにそれぞれ接続されている。メモリセルＭＣ１〜ＭＣＮの列の両側には、Ａポート用のビット線対を構成するビット線ＡＢ及びＡＢバーと、Ｂポート用のビット線対を構成するビット線ＢＢ及びＢＢバーとが平行に配置され、これらのビット線は、メモリセルＭＣ１〜ＭＣＮの各々に接続されている。
Ａポート用のビット線対を構成するビット線ＡＢ及びＡＢバーは、Ａポート用書き込み／読み出し回路３０に接続されている。Ａポート用書き込み／読み出し回路３０は、制御回路５０の制御の下で、第１のアドレスによって指定されたメモリセルにデータを書き込み、及び、第１のアドレスによって指定されたメモリセルから出力される差動信号を増幅して論理レベルの信号（読み出しデータ）を出力する。
Ｂポート用のビット線対を構成するビット線ＢＢ及びＢＢバーは、Ｂポート用書き込み／読み出し回路４０に接続されている。Ｂポート用書き込み／読み出し回路４０は、制御回路６０の制御の下で、第２のアドレスによって指定されたメモリセルにデータを書き込み、及び、第２のアドレスによって指定されたメモリセルから出力される差動信号を増幅して論理レベルの信号（読み出しデータ）を出力する。
Ａポート用書き込み／読み出し回路３０は、Ａポート用バスラインを介してＩ／Ｏ回路７０に接続されており、Ｂポート用書き込み／読み出し回路４０は、Ｂポート用バスラインを介してＩ／Ｏ回路７０に接続されている。Ｉ／Ｏ回路７０は、外部回路から入力される書き込みデータをＡポート用書き込み／読み出し回路３０又はＢポート用書き込み／読み出し回路４０に出力すると共に、Ａポート用書き込み／読み出し回路３０又はＢポート用書き込み／読み出し回路４０から入力される読み出しデータを外部回路に出力する。
図２は、図１に示すデュアルポートＳＲＡＭに含まれているメモリセルの構成を示す回路図である。図２においては、２つのメモリセルＭＣ１及びＭＣ２のみが示されている。メモリセルＭＣ１は、第１のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１と、第２のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１２と、トランスミッションゲートとして動作するＮチャネルＭＯＳトランジスタＱＮ１３〜ＱＮ１６とを含んでいる。第１のインバータは、出力が第１のストアノードＮ１に接続されており、入力が第２のストアノードＮ２に接続されている。また、第２のインバータは、出力が第２のストアノードＮ２に接続されており、入力が第１のストアノードＮ１に接続されている。
トランジスタＱＮ１３のソース・ドレイン経路は、ビット線ＡＢと第１のストアノードＮ１との間に接続されており、トランジスタＱＮ１４のソース・ドレイン経路は、ビット線ＡＢバーと第２のストアノードＮ２との間に接続されている。トランジスタＱＮ１３及びＱＮ１４のゲートは、ワード線ＡＷ１に接続されている。
トランジスタＱＮ１５のソース・ドレイン経路は、ビット線ＢＢと第１のストアノードＮ１との間に接続されており、トランジスタＱＮ１６のソース・ドレイン経路は、ビット線ＢＢバーと第２のストアノードＮ２との間に接続されている。トランジスタＱＮ１５及びＱＮ１６のゲートは、ワード線ＢＷ１に接続されている。メモリセルＭＣ１においては、トランジスタＱＮ１３及びＱＮ１４がＡポートを構成し、トランジスタＱＮ１５及びＱＮ１６がＢポートを構成している。
同様に、メモリセルＭＣ２は、第１のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ２１及びＮチャネルＭＯＳトランジスタＱＮ２１と、第２のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ２２及びＮチャネルＭＯＳトランジスタＱＮ２２と、トランスミッションゲートとして動作するＮチャネルＭＯＳトランジスタＱＮ２３〜ＱＮ２６とを含んでいる。メモリセルＭＣ２においては、トランジスタＱＮ２３及びＱＮ２４がＡポートを構成し、トランジスタＱＮ２５及びＱＮ２６がＢポートを構成している。
ここで、メモリセルＭＣ１に含まれているトランジスタＱＮ１３のソース又はドレイン（ビット線ＡＢに接続されている方）と、メモリセルＭＣ２に含まれているトランジスタＱＮ２３のソース又はドレイン（ビット線ＡＢに接続されている方）とは、共通の不純物拡散領域を用いて構成されるので、１つのトランジスタ当りに負荷されるソース又はドレイン容量が約半分となる。即ち、ジャンクション容量に関しては、Ａポート用のビット線に負荷される容量が、Ｂポート用のビット線に負荷される容量よりも小さくなる。以下においては、説明を簡単にするために、ＭＯＳトランジスタの不純物拡散領域の内で、ビット線に接続されている方をソースと呼び、ストアノードに接続されている方をドレインと呼ぶことにする。
図２を参照しながら、メモリセルへのデータの書き込み動作について説明する。
Ａポートを介してメモリセルＭＣ１にデータを書き込む際には、Ａポート用デコーダ１０からワード線ＡＷ１にハイレベルの信号が供給されると共に、Ａポート用書き込み／読み出し回路３０から、例えば、ビット線ＡＢにハイレベルの信号が供給され、ビット線ＡＢバーにローレベルの信号が供給される。ワード線ＡＷ１にハイレベルの信号が供給されることによりトランジスタＱＮ１３及びＱＮ１４がオン状態となって、ストアノードＮ１がビット線ＡＢと同じハイレベルとなり、ストアノードＮ２がビット線ＡＢバーと同じローレベルとなる。第１及び第２のインバータがこの状態を維持することにより、メモリセルＭＣ１に１ビットのデータが記憶される。
次に、メモリセルからのデータの読み出し動作について説明する。
Ａポートを介してメモリセルＭＣ１からデータを読み出す際には、Ａポート用デコーダ１０からワード線ＡＷ１にハイレベルの信号が供給され、トランジスタＱＮ１３及びＱＮ１４がオン状態となる。これにより、ビット線ＡＢがストアノードＮ１のレベルと同一となり、ビット線ＡＢバーがストアノードＮ２のレベルと同一となる。Ａポート用書き込み／読み出し回路３０が、ビット線ＡＢ及びＡＢバーのレベルを差動増幅することにより、メモリセルＭＣ１に記憶されている１ビットのデータが読み出される。
図３は、図１に示すデュアルポートＳＲＡＭに含まれているＡポート用書き込み／読み出し回路の構成を示す回路図である。図３に示すように、Ａポート用書き込み／読み出し回路３０は、第１列選択信号がハイレベルに活性化されたときにオン状態となるＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、Ａポート用バスラインから供給される書き込みデータを反転するインバータ７１と、書き込み制御信号に同期して書き込みデータをラッチしてビット線ＡＢに供給するラッチ回路７２と、書き込み制御信号に同期して反転書き込みデータをラッチしてビット線ＡＢバーに出力するラッチ回路７３とを含んでいる。
また、Ａポート用書き込み／読み出し回路３０は、第１列選択信号がハイレベルに活性化されたときにオン状態となるＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４と、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ５〜ＱＮ７によって構成される差動アンプ（センスアンプ）を含んでいる。このセンスアンプは、読み出し制御信号がハイレベルに活性化されたときに動作し、ビット線ＡＢ及びＡＢバーのレベルを差動増幅することにより読み出しデータを生成して、生成された読み出しデータをＡポート用バスラインに出力する。Ｂポート用書き込み／読み出し回路４０の構成も、Ａポート用書き込み／読み出し回路３０と同様である。
次に、図１に示すデュアルポートＳＲＡＭのレイアウトについて説明する。
図４は、図１に示すデュアルポートＳＲＡＭに含まれている一部の構成要素のレイアウトを示す図である。図４においては、絶縁膜を省略して、各部の配線が分り易いようにしている。
半導体基板上に、ゲート絶縁膜を介して、ワード線ＢＷ１、ＡＷ１、ＡＷ２となる複数のゲート電極が形成されており、これらのゲート電極の両側の半導体基板内には、Ｎ型の不純物拡散領域１１〜１４及び２１〜２４が形成されている。さらに、半導体基板上に、層間絶縁膜を介して３層の配線層が形成されている。第２層目の配線層には、配線３１〜３４が形成されており、第３層目の配線層には、Ａポート用のビット線ＡＢ及びＡＢバーと、Ｂポート用のビット線ＢＢ及びＢＢバーとが形成されている。
不純物拡散領域１２は、図２に示すトランジスタＱＮ１５及びＱＮ１３の共通ドレインに相当し、メモリセルＭＣ１のストアノードＮ１に電気的に接続される。不純物拡散領域１４は、トランジスタＱＮ２３及びＱＮ２５の共通ドレインに相当し、メモリセルＭＣ２のストアノードＮ１に電気的に接続される。また、不純物拡散領域１１は、トランジスタＱＮ１５のソースに相当し、配線３１を介してビット線ＢＢに電気的に接続される。不純物拡散領域１３は、トランジスタＱＮ１３及びＱＮ２３の共通ソースに相当し、配線３３を介してビット線ＡＢに電気的に接続される。
同様に、不純物拡散領域２２は、図２に示すトランジスタＱＮ１６及びＱＮ１４の共通ドレインに相当し、メモリセルＭＣ１のストアノードＮ２に電気的に接続される。不純物拡散領域２４は、トランジスタＱＮ２４及びＱＮ２６の共通ドレインに相当し、メモリセルＭＣ２のストアノードＮ２に電気的に接続される。また、不純物拡散領域２１は、トランジスタＱＮ１６のソースに相当し、配線３２を介してビット線ＢＢバーに電気的に接続される。不純物拡散領域２３は、トランジスタＱＮ１４及びＱＮ２４の共通ソースに相当し、配線３４を介してビット線ＡＢバーに電気的に接続される。
ここで、Ａポート用のビット線ＡＢに電気的に接続されるトランジスタＱＮ１３及びＱＮ２３のソースは共通になっているのに対して、Ｂポート用のビット線ＢＢに電気的に接続されるトランジスタＱＮ１５のソースは単独となっている。従って、トランジスタＱＮ１３及びＱＮ２３の各々のソース容量は、トランジスタＱＮ１５のソース容量の約半分となる。
また、Ａポート用のビット線ＡＢバーに電気的に接続されるトランジスタＱＮ１４及びＱＮ２４のソースは共通になっているのに対して、Ｂポート用のビット線ＢＢバーに電気的に接続されるトランジスタＱＮ１６のソースは単独となっている。従って、トランジスタＱＮ１４及びＱＮ２４の各々のソース容量は、トランジスタＱＮ１６のソース容量の約半分となる。以上のことから、先に説明したように、ジャンクション容量に関しては、Ａポート用のビット線に負荷される容量が、Ｂポート用のビット線に負荷される容量よりも小さくなる。
そこで、本実施形態においては、図４に示すように、Ｂポート用のビット線ＢＢ及びＢＢバーを内側（好ましくは、トランジスタＱＮ１５及びＱＮ１６のソースの直上）に配置することにより、Ｂポート用のビット線ＢＢとトランジスタＱＮ１５のソースとの間に接続される配線と、Ｂポート用のビット線ＢＢバーとトランジスタＱＮ１６のソースとの間に接続される配線を短くして、ビット線ＢＢ及びＢＢバーに負荷される配線容量を低減している。
Ａポート用のビット線ＡＢ及びＡＢバーは外側に配置されることになるので、ビット線ＡＢ及びＡＢバーに負荷される配線容量は、第３層目の配線層における配線３１及び３２と配線３３及び３４との相違分だけ大きくなる。これは、ビット線に負荷される全容量の約１５％に相当する。
さらに、本実施形態においては、Ｂポート用書き込み／読み出し回路４０をＡポート用書き込み／読み出し回路３０よりもメモリセルに近い方に配置することにより、Ｂポート用のビット線ＢＢ及びＢＢバーの配線容量を低減している。以上により、配線容量の差でジャンクション容量の差を、ある程度打ち消すことができる。
第１の実施例におけるビット線容量バランスの改善量を、シミュレーションにより求めた。比較例としては、ジャンクション容量の小さいトランジスタのソースを内側のビット線に接続したものを想定した。なお、容量の単位としては、ｆＦ（フェムトファラド）を用いている。
（比較例）
ビット線ＡＢの容量： ３７８ｆＦ
ビット線ＢＢの容量： ５５９ｆＦ
（第１の実施例）
ビット線ＡＢの容量： ４０１ｆＦ
ビット線ＢＢの容量： ４６１ｆＦ
ここで、デュアルポートＳＲＡＭの仕様は、特性の悪い方のポートによって決定されるので、２つのポートのビット線容量がバランスしていることが望ましい。比較例における２つのポートのビット線容量の比は１．４８であるが、第１の実施例における２つのポートのビット線容量の比は１．１５となっており、２つのポート間における容量のアンバランスが改善されていることが分る。
次に、本発明の第２の実施形態について説明する。
図５は、本発明の第２の実施形態に係る半導体集積回路に内蔵されているデュアルポートＳＲＡＭの一部の構成を示すブロック図である。このデュアルポートＳＲＡＭは、図１に示す第１の実施形態におけるデュアルポートＳＲＡＭとレイアウトのみが異なっており、その他の点については第１の実施形態と同様である。
第２の実施形態においては、Ａポート用のビット線ＡＢ及びＡＢバーが、１列のメモリセルのいずれかの間（好ましくは、ほぼ中央）でクロスする。これにより、ＡポートとＢポートとの間のクロストークノイズを低減することができる。図５には、第１列におけるＮ個のメモリセルＭＣ１〜ＭＣＮが示されている。ここでは、Ｎが偶数であるとして、Ｎ／２番目のメモリセルＭＣＮ／２と（Ｎ／２＋１）番目のメモリセルＭＣＮ／２＋１との間で、ビット線ＡＢ及びＡＢバーが立体的に交差している。
これに伴い、メモリセルＭＣ１〜ＭＣＮ／２については、各メモリセルとビット線ＡＢ及びＡＢバーとの間を接続する２本の配線もクロスさせている。これにより、メモリセルＭＣ１〜ＭＣＮ／２に書き込むデータの値を予め反転するための書き込み反転回路や、メモリセルＭＣ１〜ＭＣＮ／２から読み出したデータの値を予め反転するための読み出し反転回路を設ける必要がなくなる。
次に、図５に示すデュアルポートＳＲＡＭのレイアウトについて説明する。
図６は、図５に示すデュアルポートＳＲＡＭに含まれている一部の構成要素のレイアウトを示す図である。図６においては、絶縁膜を省略して、各部の配線が分り易いようにしている。
半導体基板上に、ゲート絶縁膜を介して、ワード線ＢＷ１、ＡＷ１、ＡＷ２となる複数のゲート電極が形成されており、これらのゲート電極の両側の半導体基板内には、Ｎ型の複数の不純物拡散領域が形成されている。さらに、半導体基板上に、層間絶縁膜を介して３層の配線層が形成されている。第２層目の配線層には、配線４１〜４４が形成されており、第３層目の配線層には、Ａポート用のビット線ＡＢ及びＡＢバーと、Ｂポート用のビット線ＢＢ及びＢＢバーとが形成されている。ビット線ＡＢ及びＡＢバーをクロスされているので、ビット線ＡＢ及びＡＢバーの配置は、図４に示すものと反対になっている。
図２に示すトランジスタＱＮ１３及びＱＮ２３の共通ソースは、配線４３を介してビット線ＡＢに電気的に接続される。トランジスタＱＮ１４及びＱＮ２４の共通ソースは、配線４４を介してビット線ＡＢバーに電気的に接続される。また、トランジスタＱＮ１５のソースは、配線４１を介してビット線ＢＢに電気的に接続される。トランジスタＱＮ１６のソースは、配線４２を介してビット線ＢＢバーに電気的に接続される。
ここで、Ａポート用のビット線ＡＢに電気的に接続されるトランジスタＱＮ１３及びＱＮ２３のソースは共通になっているのに対して、Ｂポート用のビット線ＢＢに電気的に接続されるトランジスタＱＮ１５のソースは単独となっている。従って、トランジスタＱＮ１３のソース容量は、トランジスタＱＮ１５のソース容量の約半分となる。
また、Ａポート用のビット線ＡＢバーに電気的に接続されるトランジスタＱＮ１４及びＱＮ２４のソースは共通になっているのに対して、Ｂポート用のビット線ＢＢバーに電気的に接続されるトランジスタＱＮ１６のソースは単独となっている。従って、トランジスタＱＮ１４及びＱＮ２４の各々のソース容量は、トランジスタＱＮ１６のソース容量の約半分となる。以上のことから、先に説明したように、ジャンクション容量に関しては、Ａポート用のビット線に負荷される配線容量が、Ｂポート用のビット線に負荷される配線容量よりも小さくなる。
そこで、本実施形態においては、図６に示すように、Ｂポート用のビット線ＢＢ及びＢＢバーを内側（好ましくは、トランジスタＱＮ１５及びＱＮ１６のソースの直上）に配置することにより、Ｂポート用のビット線ＢＢとトランジスタＱＮ１５のソースとの間に接続される配線と、Ｂポート用のビット線ＢＢバーとトランジスタＱＮ１６のソースとの間に接続される配線を短くして、ビット線ＢＢ及びＢＢバーに負荷される配線容量を低減している。
Ａポート用のビット線ＡＢ及びＡＢバーは外側に配置されることになるので、ビット線ＡＢ及びＡＢバーに負荷される配線容量は、第３層目の配線層における配線４１及び４２と配線４３及び４４との相違分だけ長くなる。
さらに、本実施形態においては、Ｂポート用書き込み／読み出し回路４０をＡポート用書き込み／読み出し回路３０よりもメモリセルに近い方に配置することにより、Ｂポート用のビット線ＢＢ及びＢＢバーの配線容量を低減している。以上により、配線容量の差でジャンクション容量の差を、ある程度打ち消すことができる。
第２の実施例におけるビット線容量バランスの改善量を、シミュレーションにより求めた。比較例としては、ジャンクション容量の小さいトランジスタのソースを内側のビット線に接続したものを想定した。
（比較例）
ビット線ＡＢの容量： ３９９ｆＦ
ビット線ＢＢの容量： ５５９ｆＦ
（第２の実施例）
ビット線ＡＢの容量： ４３３ｆＦ
ビット線ＢＢの容量： ４６１ｆＦ
ここで、デュアルポートＳＲＡＭの仕様は、特性の悪い方のポートによって決定されるので、２つのポートのビット線容量がバランスしていることが望ましい。比較例における２つのポートのビット線容量の比は１．４０であるが、第２の実施例における２つのポートのビット線容量の比は１．０６となっており、２つのポート間における容量のアンバランスが改善されていることが分る。
また、２つのポート間の特性差が小さいことにより、デュアルポートＳＲＡＭを内蔵した半導体集積回路の設計が容易となって、設計期間を短縮することができる。さらに、データの読み出し特性を決定するセンスアンプのオンタイミング等におけるアンバランスが改善されるので、２つのポート間の動作タイミングが近くなる。その結果、プロセス変動等による特性変化を少なくして、製造ばらつきの影響を受け難くすることが可能である。
本発明の第１の実施形態におけるデュアルポートＳＲＡＭを示すブロック図。 図１に示すデュアルポートＳＲＡＭに含まれているメモリセルを示す回路図。 図１に示すＡポート用書き込み／読み出し回路の構成を示す回路図。 図１に示すデュアルポートＳＲＡＭのレイアウトを示す図。 本発明の第２の実施形態におけるデュアルポートＳＲＡＭを示すブロック図。 図５に示すデュアルポートＳＲＡＭのレイアウトを示す図。 特許文献２に記載されているマルチポートＳＲＡＭの構成を示すブロック図。
符号の説明
１０ Ａポート用デコーダ、 ２０ Ｂポート用デコーダ、 ３０ Ａポート用書き込み／読み出し回路、 ４０ Ｂポート用書き込み／読み出し回路、 ５０、６０ 制御回路、 ７０ Ｉ／Ｏ回路、 ７１ インバータ、 ７２、７３ ラッチ回路、 ＭＣ１〜ＭＣＮ メモリセル、 ＡＢ、ＡＢバー、ＢＢ、ＢＢバー ビット線、 ＡＷ１〜ＡＷＮ、ＢＷ１〜ＢＷＮ ワード線

Claims (5)

  1. 複数のメモリセルが配置された少なくとも１つの列を含むＳＲＡＭを内蔵した半導体集
    積回路であって、
    前記複数のメモリセルの第１のポートに電気的に接続される第１のビット線及び第２の
    ビット線と、
    前記複数のメモリセルの第２のポートに電気的に接続される第３のビット線及び第４の
    ビット線と、
    前記第１のビット線に電気的に接続される前記第１のポートを構成する第１のトランジ
    スタと、前記第２のビット線に電気的に接続される前記第１のポートを構成する第２のト
    ランジスタと、前記第３のビット線に電気的に接続される前記第２のポートを構成する第
    ３のトランジスタと、前記第４のビット線に電気的に接続される前記第２のポートを構成
    する第４のトランジスタと、を含む第１のメモリセルと、
    前記第１のビット線に電気的に接続され前記第１のポートを構成し、前記第１のトラン
    ジスタと共通の第１の不純物領域を有する第５のトランジスタと、前記第２のビット線に
    電気的に接続される前記第１のポートを構成し、前記第２のトランジスタと共通の第２の
    不純物領域を有する第６のトランジスタと、前記第３のビット線に電気的に接続される前
    記第２のポートを構成する第７のトランジスタと、前記第４のビット線に電気的に接続さ
    れる前記第２のポートを構成する第８のトランジスタと、を含む第２のメモリセルと、
    前記第１の不純物領域と前記第１のビット線とを電気的に接続する第１の配線と、
    前記第２の不純物領域と前記第２のビット線とを電気的に接続する第２の配線と、
    前記第３のトランジスタと前記第３のビット線とを電気的に接続する第３の配線と、
    前記第４のトランジスタと前記第４のビット線とを電気的に接続する第４の配線と、
    前記第７のトランジスタと前記第３のビット線とを電気的に接続する第５の配線と、
    前記第８のトランジスタと前記第４のビット線とを電気的に接続する第６の配線と、
    前記第１のポートを介して前記複数のメモリセルに対するデータの書き込み及び読み出
    しを行う第１の書き込み／読み出し回路と、
    前記第２のポートを介して前記複数のメモリセルに対するデータの書き込み及び読み出
    しを行う第２の書き込み／読み出し回路と、
    を含み、
    前記第３、第４、第５及び第６の配線は、前記第１及び第２の配線の長さよりも短いこ
    とを特徴とする半導体装置。
  2. 前記第３のトランジスタの不純物拡散領域及び前記第７のトランジスタの不純物領域が
    、その直上に形成された前記第３のビット線に接続されており、
    前記第４のトランジスタの不純物拡散領域及び前記第８のトランジスタの不純物領域が
    、その直上に形成された前記第４のビット線に接続されている、請求項１記載の半導体集
    積回路。
  3. 前記第２の書き込み／読み出し回路が、前記第１の書き込み／読み出し回路よりも、前
    記複数のメモリセルの近くに配置されている、請求項１又は２記載の半導体集積回路。
  4. 前記複数のメモリセルが、連続して配置された第１群のメモリセルと連続して配置され
    た第２群のメモリセルとを含み、前記第１及び第２のビット線が、前記第１群のメモリセ
    ルと前記第２群のメモリセルとの間において立体的に交差している、請求項１〜３のいず
    れか１項に記載の半導体集積回路。
  5. 前記第１〜第６の配線は、同じレベルの配線層に配置され、
    前記第１〜第４のビット線は、同じレベルの配線層に配置され、
    前記第１〜第６の配線は、前記第１〜第４のビット線より下層に配置されている、請求
    項１〜４のいずれか１項に記載の半導体集積回路。
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