JPH0749807A - メモリシステム及びキャッシュメモリシステム - Google Patents
メモリシステム及びキャッシュメモリシステムInfo
- Publication number
- JPH0749807A JPH0749807A JP5194764A JP19476493A JPH0749807A JP H0749807 A JPH0749807 A JP H0749807A JP 5194764 A JP5194764 A JP 5194764A JP 19476493 A JP19476493 A JP 19476493A JP H0749807 A JPH0749807 A JP H0749807A
- Authority
- JP
- Japan
- Prior art keywords
- data
- word
- parity
- read
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2211/00—Indexing scheme relating to details of data-processing equipment not covered by groups G06F3/00 - G06F13/00
- G06F2211/10—Indexing scheme relating to G06F11/10
- G06F2211/1002—Indexing scheme relating to G06F11/1076
- G06F2211/1009—Cache, i.e. caches used in RAID system with parity
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】 パリティ計算の対象のビットの配置の制限を
緩和してメモリ構成の自由度の向上を図り、また書き込
み／読み出し回路、特にそのセンスアンプのチップ上で
の専有面積を削減すると共に電力消費量を低減し得るメ
モリシステムの提供を目的とする。 【構成】 各バイトメモリ１〜４を、パリティ計算回路
５〜８によるパリティ計算の対象となるワード単位のデ
ータが４ワードのワード単位のデータそれぞれの同一ビ
ット位置となるように構成し、更にそのようなバイトメ
モリ１〜４におけるワード選択制御回路23により選択さ
れたワード単位のデータのビットの位置をデータバス29
に選択的に接続するマルチプレクサ41〜44を備えてい
る。
緩和してメモリ構成の自由度の向上を図り、また書き込
み／読み出し回路、特にそのセンスアンプのチップ上で
の専有面積を削減すると共に電力消費量を低減し得るメ
モリシステムの提供を目的とする。 【構成】 各バイトメモリ１〜４を、パリティ計算回路
５〜８によるパリティ計算の対象となるワード単位のデ
ータが４ワードのワード単位のデータそれぞれの同一ビ
ット位置となるように構成し、更にそのようなバイトメ
モリ１〜４におけるワード選択制御回路23により選択さ
れたワード単位のデータのビットの位置をデータバス29
に選択的に接続するマルチプレクサ41〜44を備えてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、パリティビットを含む
メモリシステムに関し、特に多ビットのデータを連続的
に読み出すようなメモリにおいてパリティ構成を改善し
たメモリシステム及びキャッシュメモリシステムに関す
る。
メモリシステムに関し、特に多ビットのデータを連続的
に読み出すようなメモリにおいてパリティ構成を改善し
たメモリシステム及びキャッシュメモリシステムに関す
る。
【０００２】
【従来の技術】近年、マイクロプロセッサ等のデータの
多ビット化に伴い、メモリシステムもデータを多ビット
で構成する必要が生じてきた。多ビットのデータを扱う
場合、当然のことながらデータの信頼性が問題になる。
そこで、データ転送時の誤りをパリティで検出する方法
が広く採用されている。
多ビット化に伴い、メモリシステムもデータを多ビット
で構成する必要が生じてきた。多ビットのデータを扱う
場合、当然のことながらデータの信頼性が問題になる。
そこで、データ転送時の誤りをパリティで検出する方法
が広く採用されている。
【０００３】一方、マイクロプロセッサ等の高速化に伴
い、メモリシステムに対してはデータの連続的な読み出
し（連続リード）が可能なことが要求されるようになっ
ている。これにより、パリティを有するメモリシステム
の場合、より高速でパリティ計算を行う必要が生じてい
る。以上のような事情から、連続リード可能で且つパリ
ティビットを有するメモリシステムでは、従来は図７の
ブロック図に示されているような全体構成において図８
及び図９に示されているようなメモリ構成が要求され
る。なお、図８には図７に示されている全体構成の内の
第１メモリブロックMB1 と第２メモリブロックMB2 とが
示されており、図９には図７に示されている全体構成の
内の第３メモリブロックMB3 と第４メモリブロックMB4
とが示されている。第１〜第４メモリブロックMB1 〜MB
4 はそれぞれ、第１〜第４バイトメモリ１〜４, 第１〜
第４書き込み／読み出し回路19〜22, 第１〜第４パリテ
ィメモリ９〜12及び第１〜第４パリティ計算回路５〜８
で構成されている。
い、メモリシステムに対してはデータの連続的な読み出
し（連続リード）が可能なことが要求されるようになっ
ている。これにより、パリティを有するメモリシステム
の場合、より高速でパリティ計算を行う必要が生じてい
る。以上のような事情から、連続リード可能で且つパリ
ティビットを有するメモリシステムでは、従来は図７の
ブロック図に示されているような全体構成において図８
及び図９に示されているようなメモリ構成が要求され
る。なお、図８には図７に示されている全体構成の内の
第１メモリブロックMB1 と第２メモリブロックMB2 とが
示されており、図９には図７に示されている全体構成の
内の第３メモリブロックMB3 と第４メモリブロックMB4
とが示されている。第１〜第４メモリブロックMB1 〜MB
4 はそれぞれ、第１〜第４バイトメモリ１〜４, 第１〜
第４書き込み／読み出し回路19〜22, 第１〜第４パリテ
ィメモリ９〜12及び第１〜第４パリティ計算回路５〜８
で構成されている。
【０００４】この図７，図８及び図９に示されているメ
モリシステムは、４ワード連続リードが可能である。１
ワードは１バイト（８ビット）で、１ワードに１ビット
のパリティビットが対応している。パリティビットは、
データがメモリに書き込まれる際に計算され、記憶され
る。データがメモリから読み出される際には、メモリか
ら読み出されるデータの内容のパリティが計算され、そ
のデータに対応するパリティビットの値と比較すること
によりデータの信頼性が保証される。その際、パリティ
が一致しなければ、その旨が外部に報知される。
モリシステムは、４ワード連続リードが可能である。１
ワードは１バイト（８ビット）で、１ワードに１ビット
のパリティビットが対応している。パリティビットは、
データがメモリに書き込まれる際に計算され、記憶され
る。データがメモリから読み出される際には、メモリか
ら読み出されるデータの内容のパリティが計算され、そ
のデータに対応するパリティビットの値と比較すること
によりデータの信頼性が保証される。その際、パリティ
が一致しなければ、その旨が外部に報知される。
【０００５】図７，図８及び図９に示されているブロッ
ク図ではメモリシステムの各部分の配置が考慮されてい
る。第１〜第４バイトメモリ１〜４はそれぞれ８行に構
成されており、それぞれが４ワード連続リードの対象と
なる第１〜第４ワードのデータの各１ワードを記憶す
る。なお、各バイトメモリ１〜４はいずれも非破壊読み
出し型である。また、各バイトメモリ１〜４の各行には
それぞれ１ビットのパリティビットが同時にアクセスさ
れるように配置されており、それぞれのバイトメモリ１
〜４に対応する各８ビットのパリティビットが第１〜第
４パリティメモリ９〜12をそれぞれ構成する。
ク図ではメモリシステムの各部分の配置が考慮されてい
る。第１〜第４バイトメモリ１〜４はそれぞれ８行に構
成されており、それぞれが４ワード連続リードの対象と
なる第１〜第４ワードのデータの各１ワードを記憶す
る。なお、各バイトメモリ１〜４はいずれも非破壊読み
出し型である。また、各バイトメモリ１〜４の各行には
それぞれ１ビットのパリティビットが同時にアクセスさ
れるように配置されており、それぞれのバイトメモリ１
〜４に対応する各８ビットのパリティビットが第１〜第
４パリティメモリ９〜12をそれぞれ構成する。
【０００６】パリティの計算は、第１〜第４バイトメモ
リ１〜４に行単位で記憶されるそれぞれのワードに対応
して第１〜第４パリティ計算回路５〜８が行い、それぞ
れの結果を各パリティメモリ９〜12の対応するデータと
同一の行のパリティビットに記憶させる。第１〜第４パ
リティ計算回路５〜８はまた、第１〜第４バイトメモリ
１〜４から行単位でデータが読み出される際に、各バイ
トメモリ１〜４から読み出されるデータの内容からパリ
ティを計算し、これらの計算結果と各パリティメモリ９
〜12の対応するデータと同一の行のパリティビットの値
とを比較し、第１〜第４不一致信号13〜16を出力する。
リ１〜４に行単位で記憶されるそれぞれのワードに対応
して第１〜第４パリティ計算回路５〜８が行い、それぞ
れの結果を各パリティメモリ９〜12の対応するデータと
同一の行のパリティビットに記憶させる。第１〜第４パ
リティ計算回路５〜８はまた、第１〜第４バイトメモリ
１〜４から行単位でデータが読み出される際に、各バイ
トメモリ１〜４から読み出されるデータの内容からパリ
ティを計算し、これらの計算結果と各パリティメモリ９
〜12の対応するデータと同一の行のパリティビットの値
とを比較し、第１〜第４不一致信号13〜16を出力する。
【０００７】第１〜第４不一致信号13〜16は、それぞれ
比較結果が不一致である場合にアクティブになることに
より、対応するバイトメモリ１〜４から読み出されたデ
ータまたはパリティメモリ９〜12から読み出されたパリ
ティビットの値が信頼できないことを示す。これらの第
１〜第４不一致信号13〜16はOR回路17で論理和がとられ
てエラー信号18として外部へ出力される。
比較結果が不一致である場合にアクティブになることに
より、対応するバイトメモリ１〜４から読み出されたデ
ータまたはパリティメモリ９〜12から読み出されたパリ
ティビットの値が信頼できないことを示す。これらの第
１〜第４不一致信号13〜16はOR回路17で論理和がとられ
てエラー信号18として外部へ出力される。
【０００８】第１〜第４バイトメモリ１〜４へのデータ
の書き込みとそれらからのデータの読み出しとは、それ
ぞれ第１〜第４書き込み／読み出し回路19〜22, ワード
選択制御回路23から出力されるワード選択信号64, リー
ド／ライト信号27により制御される。各書き込み／読み
出し回路19〜22はワード選択制御回路23から出力される
ワード選択信号64によりデータの書き込みまたは読み出
しを指示された場合にのみ、それぞれに対応するバイト
メモリ１〜４に対するデータの書き込みまたは読み出し
を行う。
の書き込みとそれらからのデータの読み出しとは、それ
ぞれ第１〜第４書き込み／読み出し回路19〜22, ワード
選択制御回路23から出力されるワード選択信号64, リー
ド／ライト信号27により制御される。各書き込み／読み
出し回路19〜22はワード選択制御回路23から出力される
ワード選択信号64によりデータの書き込みまたは読み出
しを指示された場合にのみ、それぞれに対応するバイト
メモリ１〜４に対するデータの書き込みまたは読み出し
を行う。
【０００９】次に、図７，図８及び図９に示されている
従来のメモリシステムの動作を説明する。このメモリシ
ステムは、アドレス５ビット，データ８ビットである。
５ビットのアドレスの内の上位の３ビットは第１〜第４
バイトメモリ１〜４及び第１〜第４パリティメモリ９〜
12内のいずれかの同一の行を指定し、下位の２ビットは
第１〜第４バイトメモリ１〜４のいずれかを指定する。
従来のメモリシステムの動作を説明する。このメモリシ
ステムは、アドレス５ビット，データ８ビットである。
５ビットのアドレスの内の上位の３ビットは第１〜第４
バイトメモリ１〜４及び第１〜第４パリティメモリ９〜
12内のいずれかの同一の行を指定し、下位の２ビットは
第１〜第４バイトメモリ１〜４のいずれかを指定する。
【００１０】メモリアクセスに際して外部から５ビット
のアドレスが入力されると、その内の３ビットのアドレ
ス上位ビット24が第１, 第２デコーダ25, 26に、２ビッ
トのアドレス下位ビット28がワード選択制御回路23にそ
れぞれ入力される。第１, 第２デコーダ25, 26は、メモ
リ構成上の位置が異なるのみで論理的には全く同一構成
を有し、アドレス上位ビット24をデコードした結果得ら
れる８ビットの信号250, 260により各バイトメモリ１〜
４の同一の行を同時に指定する。
のアドレスが入力されると、その内の３ビットのアドレ
ス上位ビット24が第１, 第２デコーダ25, 26に、２ビッ
トのアドレス下位ビット28がワード選択制御回路23にそ
れぞれ入力される。第１, 第２デコーダ25, 26は、メモ
リ構成上の位置が異なるのみで論理的には全く同一構成
を有し、アドレス上位ビット24をデコードした結果得ら
れる８ビットの信号250, 260により各バイトメモリ１〜
４の同一の行を同時に指定する。
【００１１】リード／ライト信号27がリードを指示する
場合、第１〜第４バイトメモリ１〜４の第１, 第２デコ
ーダ25, 26から出力される信号250, 260により指示され
た同一行の内容が第１〜第４書き込み／読み出し回路19
〜22により全て読み出されると同時に第１〜第４パリテ
ィ計算回路５〜８にも入力される。また、第１〜第４パ
リティメモリ９〜12の第１, 第２デコーダ25, 26により
指示された同一行のパリティビットの値がそれぞれに対
応する第１〜第４パリティ計算回路５〜８により読み出
される。第１〜第４パリティ計算回路５〜８は、それぞ
れに対応するバイトメモリ１〜４から読み出されたデー
タのパリティを計算し、それらの結果とそれぞれに対応
するパリティメモリ９〜12から読み出されたパリティビ
ットと比較する。この第１〜第４パリティ計算回路５〜
８による比較結果のいずれか一つでもが不一致である場
合、対応する第１〜第４不一致信号13〜16がアクティブ
になり、それによりOR回路17の出力であるエラー信号18
もアクティブになる。
場合、第１〜第４バイトメモリ１〜４の第１, 第２デコ
ーダ25, 26から出力される信号250, 260により指示され
た同一行の内容が第１〜第４書き込み／読み出し回路19
〜22により全て読み出されると同時に第１〜第４パリテ
ィ計算回路５〜８にも入力される。また、第１〜第４パ
リティメモリ９〜12の第１, 第２デコーダ25, 26により
指示された同一行のパリティビットの値がそれぞれに対
応する第１〜第４パリティ計算回路５〜８により読み出
される。第１〜第４パリティ計算回路５〜８は、それぞ
れに対応するバイトメモリ１〜４から読み出されたデー
タのパリティを計算し、それらの結果とそれぞれに対応
するパリティメモリ９〜12から読み出されたパリティビ
ットと比較する。この第１〜第４パリティ計算回路５〜
８による比較結果のいずれか一つでもが不一致である場
合、対応する第１〜第４不一致信号13〜16がアクティブ
になり、それによりOR回路17の出力であるエラー信号18
もアクティブになる。
【００１２】一方、２ビットのアドレス下位ビット28は
ワード選択制御回路23に入力される。このメモリシステ
ムでは４ワード連続リードが行われるため、ワード選択
制御回路23はアドレス下位ビット28で指示されるワード
からラウンドロビン方式に従ってワードのリード順を指
示するワード選択信号64を出力する。具体的には、アド
レス下位ビット28が”00”であれば第１ワード（第１バ
イトメモリ１）から、”01”であれば第２ワード（第２
バイトメモリ２）から、”10”であれば第３ワード（第
３バイトメモリ３）から、”11”であれば第４ワード
（第４バイトメモリ４）からそれぞれ順に読み出され
る。
ワード選択制御回路23に入力される。このメモリシステ
ムでは４ワード連続リードが行われるため、ワード選択
制御回路23はアドレス下位ビット28で指示されるワード
からラウンドロビン方式に従ってワードのリード順を指
示するワード選択信号64を出力する。具体的には、アド
レス下位ビット28が”00”であれば第１ワード（第１バ
イトメモリ１）から、”01”であれば第２ワード（第２
バイトメモリ２）から、”10”であれば第３ワード（第
３バイトメモリ３）から、”11”であれば第４ワード
（第４バイトメモリ４）からそれぞれ順に読み出され
る。
【００１３】指示された順に第１〜第４バイトメモリ１
〜４からそれぞれに対応する第１〜第４書き込み／読み
出し回路19〜22により読み出されたデータはデータバス
29へ出力される。但し、この動作はエラー信号18には無
関係に出力される。書き込み／読み出し回路19〜22へ読
み出されたデータが有効として処理されるか無効にされ
るかはエラー信号18に従ってメモリシステム外で判断さ
れる。
〜４からそれぞれに対応する第１〜第４書き込み／読み
出し回路19〜22により読み出されたデータはデータバス
29へ出力される。但し、この動作はエラー信号18には無
関係に出力される。書き込み／読み出し回路19〜22へ読
み出されたデータが有効として処理されるか無効にされ
るかはエラー信号18に従ってメモリシステム外で判断さ
れる。
【００１４】このように、従来はメモリシステムからの
連続リードをスムーズに行うために、各ワードは第１〜
第４バイトメモリ１〜４からそれぞれに対応する第１〜
第４書き込み／読み出し回路19〜22により同時に読み出
され、ワード選択制御回路23によりラウンドロビン方式
で指示される順番に従ってデータバス29へ出力される。
このため、第１〜第４書き込み／読み出し回路19〜22は
それぞれ８ビット分の論理回路として構成されている。
連続リードをスムーズに行うために、各ワードは第１〜
第４バイトメモリ１〜４からそれぞれに対応する第１〜
第４書き込み／読み出し回路19〜22により同時に読み出
され、ワード選択制御回路23によりラウンドロビン方式
で指示される順番に従ってデータバス29へ出力される。
このため、第１〜第４書き込み／読み出し回路19〜22は
それぞれ８ビット分の論理回路として構成されている。
【００１５】リード／ライト信号27がライトを指示する
場合、第１〜第４書き込み／読み出し回路19〜22の内の
アドレス下位ビット28で指示されているワードに対応す
る回路のみが対応するバイトメモリ１，２，３または４
にデータバス29からデータを書き込む。たとえば、アド
レス下位ビット28が”10”である場合、ワード選択制御
回路２３から出力されるワード選択信号６４によりによ
り第３書き込み／読み出し回路21のみが指示される。第
３書き込み／読み出し回路21は、データバス29上のワー
ドデータを第３バイトメモリ３の第２デコーダ26で指示
された行に書き込む。そして、第３パリティ計算回路７
は、第３書き込み／読み出し回路21が第３バイトメモリ
３に書込むために出力したデータを入力してパリティを
計算し、その結果を第３パリティメモリ11の第２デコー
ダ26で指示される行のパリティビットに書き込む。
場合、第１〜第４書き込み／読み出し回路19〜22の内の
アドレス下位ビット28で指示されているワードに対応す
る回路のみが対応するバイトメモリ１，２，３または４
にデータバス29からデータを書き込む。たとえば、アド
レス下位ビット28が”10”である場合、ワード選択制御
回路２３から出力されるワード選択信号６４によりによ
り第３書き込み／読み出し回路21のみが指示される。第
３書き込み／読み出し回路21は、データバス29上のワー
ドデータを第３バイトメモリ３の第２デコーダ26で指示
された行に書き込む。そして、第３パリティ計算回路７
は、第３書き込み／読み出し回路21が第３バイトメモリ
３に書込むために出力したデータを入力してパリティを
計算し、その結果を第３パリティメモリ11の第２デコー
ダ26で指示される行のパリティビットに書き込む。
【００１６】以上のように、従来のパリティビットを有
する連続リード可能なメモリシステムでは、パリティ計
算の制限からパリティ計算の対象のビットはチップ上で
相互に物理的に近い距離に配置される必要があり、連続
リードのための制限から全てのワードを同時に読み出す
ことができるようにメモリ素子を配置する必要があるの
で、それらの制限からメモリ構成が決定され、メモリ構
成の自由度が低いという問題があった。
する連続リード可能なメモリシステムでは、パリティ計
算の制限からパリティ計算の対象のビットはチップ上で
相互に物理的に近い距離に配置される必要があり、連続
リードのための制限から全てのワードを同時に読み出す
ことができるようにメモリ素子を配置する必要があるの
で、それらの制限からメモリ構成が決定され、メモリ構
成の自由度が低いという問題があった。
【００１７】また、上述のような従来のメモリシステム
では、書き込み／読み出し回路19〜22がバイトメモリ１
〜４のビット数に対応するビット数の論理回路として構
成されるため、それらのチップ上での専有面積が大き
く、且つ電力消費量が大きいという問題があった。この
ような問題は上述のような従来のメモリシステムを複数
用いてキャッシュメモリを構成した場合には更に顕著に
なる。このような問題点に鑑みて、本願発明者は先に特
開平3-147038号公報として開示されている発明を提案し
ているので、以下にこの特開平3-147038号公報の発明を
第２の従来技術として説明する。
では、書き込み／読み出し回路19〜22がバイトメモリ１
〜４のビット数に対応するビット数の論理回路として構
成されるため、それらのチップ上での専有面積が大き
く、且つ電力消費量が大きいという問題があった。この
ような問題は上述のような従来のメモリシステムを複数
用いてキャッシュメモリを構成した場合には更に顕著に
なる。このような問題点に鑑みて、本願発明者は先に特
開平3-147038号公報として開示されている発明を提案し
ているので、以下にこの特開平3-147038号公報の発明を
第２の従来技術として説明する。
【００１８】図10は上述の特開平3-147038号公報に開示
されている発明のキャッシュメモリの構成を示すブロッ
ク図であり、４ウェイセットアソシアティブ方式で構成
されている。なお、この従来例では、１ワードは32ビッ
トで構成されている。
されている発明のキャッシュメモリの構成を示すブロッ
ク図であり、４ウェイセットアソシアティブ方式で構成
されている。なお、この従来例では、１ワードは32ビッ
トで構成されている。
【００１９】図10において、参照符号51はデータ処理装
置により要求されているアクセス対象のデータの図示さ
れていないメインメモリ（外部メモリ）におけるアドレ
ス（要求アドレス）を示しており、上位側から順にアド
レスタグ51a,セットセレクト51b,ワードセレクト51c に
て構成されている。
置により要求されているアクセス対象のデータの図示さ
れていないメインメモリ（外部メモリ）におけるアドレ
ス（要求アドレス）を示しており、上位側から順にアド
レスタグ51a,セットセレクト51b,ワードセレクト51c に
て構成されている。
【００２０】参照符号52はｎ個の領域（以下、各領域を
エントリと称す）にて構成されたアドレスタグメモリで
あり、データのアドレス51の内のアドレスタグ51a を各
エントリに一つずつ記憶する。なお、このアドレスタグ
メモリ52は４ウェイそれぞれに対応して４個備えられて
いる。参照符号53は同じくｎ個のエントリにて構成され
たバリッドビットメモリであり、対応するアドレスタグ
メモリ52のエントリに格納されているデータの有効／無
効を表示するデータが格納される。なお、このバリッド
ビットメモリ53も４ウェイそれぞれに対応して４個備え
られている。
エントリと称す）にて構成されたアドレスタグメモリで
あり、データのアドレス51の内のアドレスタグ51a を各
エントリに一つずつ記憶する。なお、このアドレスタグ
メモリ52は４ウェイそれぞれに対応して４個備えられて
いる。参照符号53は同じくｎ個のエントリにて構成され
たバリッドビットメモリであり、対応するアドレスタグ
メモリ52のエントリに格納されているデータの有効／無
効を表示するデータが格納される。なお、このバリッド
ビットメモリ53も４ウェイそれぞれに対応して４個備え
られている。
【００２１】参照符号54はｎ個のエントリにて構成され
たデータメモリである。このデータメモリ54はワード単
位で分割された54a, 54b, 54c, 54dの４個のデータ領域
にて構成されている。更に各データ領域54a, 54b, 54c,
54dは１ワード分の第０ビットから第31ビットまでの32
ビット分の領域に分割され、各１ビット分の領域が更に
４ウェイ分の領域に分割されている。図10には、ワード
１のデータ領域54a の第０ビットがそれぞれのウェイA,
B, C, Dに対応する領域に分割されていることが模式的
に示されている。更に、各１ウェイ分の領域はそれぞれ
ｎ個のエントリに分割されている。
たデータメモリである。このデータメモリ54はワード単
位で分割された54a, 54b, 54c, 54dの４個のデータ領域
にて構成されている。更に各データ領域54a, 54b, 54c,
54dは１ワード分の第０ビットから第31ビットまでの32
ビット分の領域に分割され、各１ビット分の領域が更に
４ウェイ分の領域に分割されている。図10には、ワード
１のデータ領域54a の第０ビットがそれぞれのウェイA,
B, C, Dに対応する領域に分割されていることが模式的
に示されている。更に、各１ウェイ分の領域はそれぞれ
ｎ個のエントリに分割されている。
【００２２】参照符号55はワードセレクタであり、この
キャッシュメモリシステムでは４ワードそれぞれに対応
するデータ領域54a, 54b, 54c, 54dをワードセレクト51
c に従ってこのワードセレクタ55が選択して稼働させ
る。参照符号59はウェイセレクタであり、各ウェイに対
応してウェイ選択線（この例では４本)59a, 59b, 59c,
59d が備えられている。４本のウェイ選択線59a, 59b,
59c, 59dは後述するウェイ選択信号により選択されてア
クティブにされる。また、各データ領域54a, 54b, 54c,
54dの各ウェイ分の領域は後述するセンスアンプ56及び
書込み回路57とそれぞれゲートを介して信号線にて接続
されている。そして、ウェイ選択線59a, 59b, 59c, 59d
がアクティブになることによりそれぞれのゲートがオン
してセンスアンプ56または書込み回路57とそれぞれのウ
ェイ分の領域が接続される。
キャッシュメモリシステムでは４ワードそれぞれに対応
するデータ領域54a, 54b, 54c, 54dをワードセレクト51
c に従ってこのワードセレクタ55が選択して稼働させ
る。参照符号59はウェイセレクタであり、各ウェイに対
応してウェイ選択線（この例では４本)59a, 59b, 59c,
59d が備えられている。４本のウェイ選択線59a, 59b,
59c, 59dは後述するウェイ選択信号により選択されてア
クティブにされる。また、各データ領域54a, 54b, 54c,
54dの各ウェイ分の領域は後述するセンスアンプ56及び
書込み回路57とそれぞれゲートを介して信号線にて接続
されている。そして、ウェイ選択線59a, 59b, 59c, 59d
がアクティブになることによりそれぞれのゲートがオン
してセンスアンプ56または書込み回路57とそれぞれのウ
ェイ分の領域が接続される。
【００２３】参照符号58はアドレスタグ比較器であり、
要求アドレス１のアドレスタグ51aとアドレスタグメモ
リ52の各ウェイのセットセレクト51b とにより指定され
ているエントリに格納されているデータ（アドレスタ
グ）とを比較する。この比較の結果が一致した場合に
は、アドレスタグ比較器58はヒット信号を出力する。な
お、このアドレスタグ比較器58もアドレスタグメモリ52
に対応して、即ち４ウェイそれぞれに対応して４個備え
られており、比較結果が一致したアドレスタグ比較器58
からウェイセレクタ59へウェイ選択信号が出力される。
要求アドレス１のアドレスタグ51aとアドレスタグメモ
リ52の各ウェイのセットセレクト51b とにより指定され
ているエントリに格納されているデータ（アドレスタ
グ）とを比較する。この比較の結果が一致した場合に
は、アドレスタグ比較器58はヒット信号を出力する。な
お、このアドレスタグ比較器58もアドレスタグメモリ52
に対応して、即ち４ウェイそれぞれに対応して４個備え
られており、比較結果が一致したアドレスタグ比較器58
からウェイセレクタ59へウェイ選択信号が出力される。
【００２４】センスアンプ56は各データ領域54a, 54b,
54c, 54dのそれぞれのビット分の領域に一つずつ備えら
れており、ウェイ選択信号により選択されているいずれ
かのウェイ分の領域から出力された信号を増幅してデー
タバス60へ出力する。参照符号57は書込み回路であり、
各データ領域54a, 54b, 54c, 54dのそれぞれのビット分
の領域に一つずつ備えられており、データバス60から入
力された信号をウェイ選択信号により選択されているウ
ェイ分の領域へ入力して書込む。
54c, 54dのそれぞれのビット分の領域に一つずつ備えら
れており、ウェイ選択信号により選択されているいずれ
かのウェイ分の領域から出力された信号を増幅してデー
タバス60へ出力する。参照符号57は書込み回路であり、
各データ領域54a, 54b, 54c, 54dのそれぞれのビット分
の領域に一つずつ備えられており、データバス60から入
力された信号をウェイ選択信号により選択されているウ
ェイ分の領域へ入力して書込む。
【００２５】この特開平3-147038号公報に開示されてい
るキャッシュメモリシステムは以上のように構成されて
いるので、センスアンプ56の数は １ワードのビット数×ワード数 となり、具体的には、 32×４ である。即ち、この従来例のキャッシュメモリではセン
スアンプ56の数はウェイ数には無関係であり、ウェイ数
を増加させた場合にもセンスアンプ56の数が増加するこ
とはない。
るキャッシュメモリシステムは以上のように構成されて
いるので、センスアンプ56の数は １ワードのビット数×ワード数 となり、具体的には、 32×４ である。即ち、この従来例のキャッシュメモリではセン
スアンプ56の数はウェイ数には無関係であり、ウェイ数
を増加させた場合にもセンスアンプ56の数が増加するこ
とはない。
【００２６】このような特開平3-147038号公報に開示さ
れている４ウェイセットアソシアティブ方式のキャッシ
ュメモリの動作は以下の如くである。要求アドレス51
は、アドレスタグ51a はアドレスタグ比較器58に、セッ
トセレクト51b はアドレスタグメモリ52及びデータメモ
リ54の各データ領域54a,54b, 54c, 54d に、ワードセレ
クト51c はワードセレクタ55にそれぞれ入力される。
れている４ウェイセットアソシアティブ方式のキャッシ
ュメモリの動作は以下の如くである。要求アドレス51
は、アドレスタグ51a はアドレスタグ比較器58に、セッ
トセレクト51b はアドレスタグメモリ52及びデータメモ
リ54の各データ領域54a,54b, 54c, 54d に、ワードセレ
クト51c はワードセレクタ55にそれぞれ入力される。
【００２７】アドレスタグメモリ52及びデータメモリ54
はそれぞれのエントリに既にデータ処理装置から要求が
あったアドレスのアドレスタグとそのアドレスによりメ
インメモリから読出された４ワードのデータブロックが
格納されている。アドレスタグメモリ52及びデータメモ
リ54に対するアクセスは、セットセレクト51b にてエン
トリアドレスを指定することにより行われる。即ち、セ
ットセレクト51b により選択されたアドレスタグメモリ
52のエントリに格納されているアドレスタグが読出され
てアドレスタグ比較器58に与えられる。また、ワードセ
レクタ55によりデータメモリ54のデータ領域54a, 54b,
54c, 54dの内のいずれか一つのデータ領域が選択されて
稼働状態になる。
はそれぞれのエントリに既にデータ処理装置から要求が
あったアドレスのアドレスタグとそのアドレスによりメ
インメモリから読出された４ワードのデータブロックが
格納されている。アドレスタグメモリ52及びデータメモ
リ54に対するアクセスは、セットセレクト51b にてエン
トリアドレスを指定することにより行われる。即ち、セ
ットセレクト51b により選択されたアドレスタグメモリ
52のエントリに格納されているアドレスタグが読出され
てアドレスタグ比較器58に与えられる。また、ワードセ
レクタ55によりデータメモリ54のデータ領域54a, 54b,
54c, 54dの内のいずれか一つのデータ領域が選択されて
稼働状態になる。
【００２８】たとえば、ワードセレクト51c によりワー
ド１に対応するデータ領域54a が選択されたとする。ま
たデータ領域54a のワード１の領域のセットセレクト51
b により一つのエントリが、即ち４ウェイ分のデータブ
ロックが選択される。一方、アドレスタグ比較器58はデ
ータ処理装置から現在要求されている要求アドレス51の
アドレスタグ51a とアドレスタグメモリ52から読出され
たアドレスタグとを比較し、一致しているか否かを判定
する。一致している場合、アドレスタグ比較器58はヒッ
ト信号を出力すると共に、ウェイセレクタ59へウェイ選
択信号を出力する。
ド１に対応するデータ領域54a が選択されたとする。ま
たデータ領域54a のワード１の領域のセットセレクト51
b により一つのエントリが、即ち４ウェイ分のデータブ
ロックが選択される。一方、アドレスタグ比較器58はデ
ータ処理装置から現在要求されている要求アドレス51の
アドレスタグ51a とアドレスタグメモリ52から読出され
たアドレスタグとを比較し、一致しているか否かを判定
する。一致している場合、アドレスタグ比較器58はヒッ
ト信号を出力すると共に、ウェイセレクタ59へウェイ選
択信号を出力する。
【００２９】ところで前述の如く、この従来例のキャッ
シュメモリシステムは４ウェイセットアソシアティブ方
式であるので、アドレスタグメモリ52及びアドレスタグ
比較器58はそれぞれウェイ数に対応して４個ずつ備えら
れている。また、データメモリ54はワード単位で54a, 5
4b, 54c, 54dの各データ領域に４分割され、それぞれに
ウェイ数分のデータが存在する。
シュメモリシステムは４ウェイセットアソシアティブ方
式であるので、アドレスタグメモリ52及びアドレスタグ
比較器58はそれぞれウェイ数に対応して４個ずつ備えら
れている。また、データメモリ54はワード単位で54a, 5
4b, 54c, 54dの各データ領域に４分割され、それぞれに
ウェイ数分のデータが存在する。
【００３０】従って、アドレスタグメモリ52及びデータ
メモリ54は同一のエントリに対して最大で４個のアドレ
スタグ及びデータブロックを格納することが可能であ
る。また、アドレスタグメモリ52の各ウェイは並行して
同一の動作を行うので、アドレスタグ比較器58がヒット
（一致）と判定した場合には一つのエントリアドレスに
対して同時に４個のアドレスタグが参照される。即ち、
アドレスタグ比較器58はアドレスタグメモリ52から読出
された各ウェイのアドレスタグとデータ処理装置から現
在要求されている要求アドレス51のアドレスタグ51a と
の比較を４ウェイ分同時に行い、ヒット／キャッシュミ
スを判定する。
メモリ54は同一のエントリに対して最大で４個のアドレ
スタグ及びデータブロックを格納することが可能であ
る。また、アドレスタグメモリ52の各ウェイは並行して
同一の動作を行うので、アドレスタグ比較器58がヒット
（一致）と判定した場合には一つのエントリアドレスに
対して同時に４個のアドレスタグが参照される。即ち、
アドレスタグ比較器58はアドレスタグメモリ52から読出
された各ウェイのアドレスタグとデータ処理装置から現
在要求されている要求アドレス51のアドレスタグ51a と
の比較を４ウェイ分同時に行い、ヒット／キャッシュミ
スを判定する。
【００３１】一方、データメモリ54ではワードセレクタ
55によりいずれかのワードに対応するデータ領域54a, 5
4b, 54c, 54dが選択され、更にセットセレクト51b にて
指定されるエントリアドレスに従って４ウェイ分のデー
タが選択される。ウェイセレクタ59がアドレスタグ比較
器58からいずれのウェイがヒットしたかを示すウェイ選
択信号を受取ると、ウェイセレクタ59は対応するウェイ
選択線59a, 59b, 59c, 59dのいずれかをアクティブにす
る。これにより、選択されているウェイとセンスアンプ
56及び書込み回路57とが接続されるので、データメモリ
54から要求アドレス51に対応したデータがセンスアンプ
56へ出力されて増幅され、データバス60へ出力される。
以上の従来例では、４ウェイのキャッシュメモリについ
て説明しているが、ウェイ数は２以上であればどのよう
な数でもよい。
55によりいずれかのワードに対応するデータ領域54a, 5
4b, 54c, 54dが選択され、更にセットセレクト51b にて
指定されるエントリアドレスに従って４ウェイ分のデー
タが選択される。ウェイセレクタ59がアドレスタグ比較
器58からいずれのウェイがヒットしたかを示すウェイ選
択信号を受取ると、ウェイセレクタ59は対応するウェイ
選択線59a, 59b, 59c, 59dのいずれかをアクティブにす
る。これにより、選択されているウェイとセンスアンプ
56及び書込み回路57とが接続されるので、データメモリ
54から要求アドレス51に対応したデータがセンスアンプ
56へ出力されて増幅され、データバス60へ出力される。
以上の従来例では、４ウェイのキャッシュメモリについ
て説明しているが、ウェイ数は２以上であればどのよう
な数でもよい。
【００３２】
【発明が解決しようとする課題】以上のように、従来の
パリティビットを有する連続リード可能なメモリシステ
ムでは、パリティ計算の制限からパリティ計算の対象の
ビットはチップ上で相互に物理的に近い距離のメモリ素
子に割り当てる必要があり、連続リードのための制限か
ら全てのワードを同時に読み出すことができるようにメ
モリ素子を配置する必要があるので、それらの制限から
メモリ構成が決定され、メモリ構成の自由度が低いとい
う問題があった。
パリティビットを有する連続リード可能なメモリシステ
ムでは、パリティ計算の制限からパリティ計算の対象の
ビットはチップ上で相互に物理的に近い距離のメモリ素
子に割り当てる必要があり、連続リードのための制限か
ら全てのワードを同時に読み出すことができるようにメ
モリ素子を配置する必要があるので、それらの制限から
メモリ構成が決定され、メモリ構成の自由度が低いとい
う問題があった。
【００３３】また、書き込み／読み出し回路、特にその
センスアンプがバイトメモリのビット数に対応する数の
論理回路として構成されるためにそれらのチップ上での
専有面積が大きくなり、且つ電力消費量が大きいという
問題に対処した従来の特開平3-147038号公報に開示され
ているキャッシュメモリではパリティの構成について考
慮されていないという問題があった。
センスアンプがバイトメモリのビット数に対応する数の
論理回路として構成されるためにそれらのチップ上での
専有面積が大きくなり、且つ電力消費量が大きいという
問題に対処した従来の特開平3-147038号公報に開示され
ているキャッシュメモリではパリティの構成について考
慮されていないという問題があった。
【００３４】本発明はこのような事情に鑑みてなされた
ものであり、パリティ計算の対象のビットの配置の制限
を緩和してメモリ構成の自由度の向上を図り、また書き
込み／読み出し回路、特にそのセンスアンプのチップ上
での専有面積を削減すると共に電力消費量を低減し得る
メモリシステム及びキャッシュメモリシステムの提供を
目的とする。
ものであり、パリティ計算の対象のビットの配置の制限
を緩和してメモリ構成の自由度の向上を図り、また書き
込み／読み出し回路、特にそのセンスアンプのチップ上
での専有面積を削減すると共に電力消費量を低減し得る
メモリシステム及びキャッシュメモリシステムの提供を
目的とする。
【００３５】
【課題を解決するための手段】本発明に係るメモリシス
テムは、データ記憶手段を、パリティ計算手段によるパ
リティ計算の対象となるワード単位のデータが所定数の
ワード単位のデータそれぞれの同一ビット位置となるよ
うに構成し、更にそのようなデータ記憶手段におけるワ
ード選択手段により選択されたワード単位のデータのビ
ットの位置をデータバスに選択的に接続する接続手段を
備えたことを特徴とする。
テムは、データ記憶手段を、パリティ計算手段によるパ
リティ計算の対象となるワード単位のデータが所定数の
ワード単位のデータそれぞれの同一ビット位置となるよ
うに構成し、更にそのようなデータ記憶手段におけるワ
ード選択手段により選択されたワード単位のデータのビ
ットの位置をデータバスに選択的に接続する接続手段を
備えたことを特徴とする。
【００３６】本発明に係るキャッシュメモリシステム
は、データ記憶手段を、パリティ計算手段によるパリテ
ィ計算の対象となるワード単位のデータが４ウェイそれ
ぞれの同一ワードのワード単位のデータそれぞれの同一
ビット位置となるように構成し、更にそのようなデータ
記憶手段におけるウェイ選択手段及びワード選択手段に
より選択されたワード単位のデータのビットの位置をデ
ータバスに選択的に接続する接続手段を備えたことを特
徴とする。
は、データ記憶手段を、パリティ計算手段によるパリテ
ィ計算の対象となるワード単位のデータが４ウェイそれ
ぞれの同一ワードのワード単位のデータそれぞれの同一
ビット位置となるように構成し、更にそのようなデータ
記憶手段におけるウェイ選択手段及びワード選択手段に
より選択されたワード単位のデータのビットの位置をデ
ータバスに選択的に接続する接続手段を備えたことを特
徴とする。
【００３７】
【作用】本発明のキャッシュメモリでは、パリティを計
算する対象のデータがワード単位ではなくて複数のワー
ドの同一ビットになるので、ワード選択手段により選択
されたワードのビットのみが接続手段により選択的にデ
ータバスに接続され、選択された順に出力される。
算する対象のデータがワード単位ではなくて複数のワー
ドの同一ビットになるので、ワード選択手段により選択
されたワードのビットのみが接続手段により選択的にデ
ータバスに接続され、選択された順に出力される。
【００３８】本発明に係るキャッシュメモリシステムで
は、パリティを計算する対象のデータが同一ウェイのワ
ード単位ではなくて全てのウェイの同一のワードの同一
ビットになるので、ウェイ選択手段により選択されたウ
ェイの内のワード選択手段により選択されたワードのビ
ットのみが接続手段により選択的にデータバスに接続さ
れ、選択された順に出力される。
は、パリティを計算する対象のデータが同一ウェイのワ
ード単位ではなくて全てのウェイの同一のワードの同一
ビットになるので、ウェイ選択手段により選択されたウ
ェイの内のワード選択手段により選択されたワードのビ
ットのみが接続手段により選択的にデータバスに接続さ
れ、選択された順に出力される。
【００３９】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１，図２及び図３のブロック図に本発
明の第１の発明の一実施例としてのメモリシステムのメ
モリ構成を示す。なお、図２には図１に示されている全
体構成の内の第１メモリブロックMB1 と第２メモリブロ
ックMB2 とが示されており、図３には図１に示されてい
る全体構成の内の第３メモリブロックMB3 と第４メモリ
ブロックMB4 とが示されている。第１〜第４メモリブロ
ックMB1 〜MB4 はそれぞれ、第１〜第４バイトメモリ１
〜４, 第１〜第４書き込み／読み出し回路19〜22, 第１
〜第４パリティメモリ９〜12，第１〜第４パリティ計算
回路５〜８及び第１〜第４マルチプレクサ41〜44で構成
されている。
いて詳述する。図１，図２及び図３のブロック図に本発
明の第１の発明の一実施例としてのメモリシステムのメ
モリ構成を示す。なお、図２には図１に示されている全
体構成の内の第１メモリブロックMB1 と第２メモリブロ
ックMB2 とが示されており、図３には図１に示されてい
る全体構成の内の第３メモリブロックMB3 と第４メモリ
ブロックMB4 とが示されている。第１〜第４メモリブロ
ックMB1 〜MB4 はそれぞれ、第１〜第４バイトメモリ１
〜４, 第１〜第４書き込み／読み出し回路19〜22, 第１
〜第４パリティメモリ９〜12，第１〜第４パリティ計算
回路５〜８及び第１〜第４マルチプレクサ41〜44で構成
されている。
【００４０】図１，図２及び図３に示されている本発明
のメモリシステムは、４ワード連続リードが可能であ
る。１ワードは１バイト（８ビット）で、１ワードに１
ビットのパリティビットが対応している。パリティビッ
トは、データがメモリに書き込まれる際に計算され、記
憶される。データがメモリから読み出される際には、メ
モリから読み出されるデータの内容のパリティが計算さ
れ、そのデータに対応するパリティビットの値と比較す
ることによりデータの信頼性が保証される。その際、パ
リティが一致しなければ、その旨が外部に報知される。
のメモリシステムは、４ワード連続リードが可能であ
る。１ワードは１バイト（８ビット）で、１ワードに１
ビットのパリティビットが対応している。パリティビッ
トは、データがメモリに書き込まれる際に計算され、記
憶される。データがメモリから読み出される際には、メ
モリから読み出されるデータの内容のパリティが計算さ
れ、そのデータに対応するパリティビットの値と比較す
ることによりデータの信頼性が保証される。その際、パ
リティが一致しなければ、その旨が外部に報知される。
【００４１】図１，図２及び図３に示されているブロッ
ク図ではメモリシステムの各部分の配置が考慮されてい
る。第１〜第４バイトメモリ１〜４はそれぞれ８行に構
成されており、それぞれが８ビットのデータを８行分、
行単位で記憶する。なお、各バイトメモリ１〜４はいず
れも非破壊読み出し型である。
ク図ではメモリシステムの各部分の配置が考慮されてい
る。第１〜第４バイトメモリ１〜４はそれぞれ８行に構
成されており、それぞれが８ビットのデータを８行分、
行単位で記憶する。なお、各バイトメモリ１〜４はいず
れも非破壊読み出し型である。
【００４２】前述の図７，図８及び図９に示されている
従来技術においては、各バイトメモリ１〜４はそれぞれ
１ワードのデータを記憶したが、本発明の実施例では１
個のバイトメモリ１〜４に４ワードのデータの各ワード
から２ビットずつがそれぞれ記憶される。たとえば、第
１バイトメモリ２では、第１〜第４ワードのデータそれ
ぞれのビット０とビット１とが記憶される。図２に示さ
れている第１バイトメモリ１において、たとえば
「ｂ01」の「0 」はビット０を、「1 」は第１ワードを
それぞれ示す。
従来技術においては、各バイトメモリ１〜４はそれぞれ
１ワードのデータを記憶したが、本発明の実施例では１
個のバイトメモリ１〜４に４ワードのデータの各ワード
から２ビットずつがそれぞれ記憶される。たとえば、第
１バイトメモリ２では、第１〜第４ワードのデータそれ
ぞれのビット０とビット１とが記憶される。図２に示さ
れている第１バイトメモリ１において、たとえば
「ｂ01」の「0 」はビット０を、「1 」は第１ワードを
それぞれ示す。
【００４３】また、各バイトメモリ１〜４の各行にはそ
れぞれ１ビットのパリティビットが同時にアクセスされ
るように配置されており、それぞれのバイトメモリ１〜
４に対応する各ビットのパリティビットが第１〜第４パ
リティメモリ９〜12をそれぞれ構成する。
れぞれ１ビットのパリティビットが同時にアクセスされ
るように配置されており、それぞれのバイトメモリ１〜
４に対応する各ビットのパリティビットが第１〜第４パ
リティメモリ９〜12をそれぞれ構成する。
【００４４】パリティの計算は、第１〜第４バイトメモ
リ１〜４に行単位で記憶される各８ビットのデータに対
応して第１〜第４パリティ計算回路５〜８が行い、それ
ぞれの結果を各パリティメモリ９〜12の対応するデータ
と同一の行に記憶させる。第１〜第４パリティ計算回路
５〜８はまた、第１〜第４バイトメモリ１〜４から行単
位でデータが読み出される際に、各バイトメモリ１〜４
から読み出されるデータの内容からパリティを計算し、
これらの計算結果と各パリティメモリ９〜12の対応する
データと同一の行のパリティビットの値とを比較し、第
１〜第４不一致信号13〜16を出力する。
リ１〜４に行単位で記憶される各８ビットのデータに対
応して第１〜第４パリティ計算回路５〜８が行い、それ
ぞれの結果を各パリティメモリ９〜12の対応するデータ
と同一の行に記憶させる。第１〜第４パリティ計算回路
５〜８はまた、第１〜第４バイトメモリ１〜４から行単
位でデータが読み出される際に、各バイトメモリ１〜４
から読み出されるデータの内容からパリティを計算し、
これらの計算結果と各パリティメモリ９〜12の対応する
データと同一の行のパリティビットの値とを比較し、第
１〜第４不一致信号13〜16を出力する。
【００４５】第１〜第４不一致信号13〜16は、それぞれ
比較結果が不一致である場合にアクティブになることに
より、対応するバイトメモリ１〜４から読み出されたデ
ータまたはパリティメモリ９〜12から読み出されたパリ
ティビットの値が信頼できないことを示す。これらの第
１〜第４不一致信号13〜16はOR回路17で論理和がとられ
てエラー信号18として外部へ出力される。
比較結果が不一致である場合にアクティブになることに
より、対応するバイトメモリ１〜４から読み出されたデ
ータまたはパリティメモリ９〜12から読み出されたパリ
ティビットの値が信頼できないことを示す。これらの第
１〜第４不一致信号13〜16はOR回路17で論理和がとられ
てエラー信号18として外部へ出力される。
【００４６】第１〜第４バイトメモリ１〜４へのデータ
の書き込みとそれらからのデータの読み出しとは、それ
ぞれ第１〜第４書き込み／読み出し回路19〜22, ワード
選択制御回路23から出力されるリード許可信号40及びワ
ード選択信号64, 第１〜第４マルチプレクサ41〜44，リ
ード／ライト信号27により制御される。
の書き込みとそれらからのデータの読み出しとは、それ
ぞれ第１〜第４書き込み／読み出し回路19〜22, ワード
選択制御回路23から出力されるリード許可信号40及びワ
ード選択信号64, 第１〜第４マルチプレクサ41〜44，リ
ード／ライト信号27により制御される。
【００４７】各マルチプレクサ41〜44は、ワード選択制
御回路23から出力されるワード選択信号64により指示さ
れたワードのビットに関してのみ各バイトメモリ１〜４
とそれぞれに対応する書き込み／読み出し回路19〜22と
を接続する。各書き込み／読み出し回路19〜22はリード
／ライト信号27に従ってデータの書き込みまたは読み出
しを行う。なお、各バイトメモリ１〜４及びパリティメ
モリ９〜12からは、リード許可信号40が与えられるとそ
れぞれに対応する第１〜第４バイトメモリ１〜４及び第
１〜第４パリティ計算回路５〜８へデータが出力され
る。
御回路23から出力されるワード選択信号64により指示さ
れたワードのビットに関してのみ各バイトメモリ１〜４
とそれぞれに対応する書き込み／読み出し回路19〜22と
を接続する。各書き込み／読み出し回路19〜22はリード
／ライト信号27に従ってデータの書き込みまたは読み出
しを行う。なお、各バイトメモリ１〜４及びパリティメ
モリ９〜12からは、リード許可信号40が与えられるとそ
れぞれに対応する第１〜第４バイトメモリ１〜４及び第
１〜第４パリティ計算回路５〜８へデータが出力され
る。
【００４８】次に、図１，図２及び図３に示されている
本発明のメモリシステムの実施例の動作を説明する。こ
の図１，図２及び図３に示されている本発明のメモリシ
ステムは、アドレス５ビット，データ８ビットである。
５ビットのアドレスの内の上位の３ビットは第１〜第４
バイトメモリ１〜４及び第１〜第４パリティメモリ９〜
12内のいずれかの行を指定し、下位の２ビットはいずれ
かのバイトを指定する。
本発明のメモリシステムの実施例の動作を説明する。こ
の図１，図２及び図３に示されている本発明のメモリシ
ステムは、アドレス５ビット，データ８ビットである。
５ビットのアドレスの内の上位の３ビットは第１〜第４
バイトメモリ１〜４及び第１〜第４パリティメモリ９〜
12内のいずれかの行を指定し、下位の２ビットはいずれ
かのバイトを指定する。
【００４９】メモリアクセスに際して図１，図２及び図
３に示されているメモリシステムに外部から５ビットの
アドレスが入力されると、その内の３ビットのアドレス
上位ビット24が第１, 第２デコーダ25, 26に、２ビット
のアドレス下位ビット28がワード選択制御回路23にそれ
ぞれ入力される。第１, 第２デコーダ25, 26は、メモリ
構成上の位置が異なるのみで論理的には全く同一構成を
有し、アドレス上位ビット24をデコードした結果得られ
る信号250, 260により各バイトメモリ１〜４の同一の行
を同時に指定する。
３に示されているメモリシステムに外部から５ビットの
アドレスが入力されると、その内の３ビットのアドレス
上位ビット24が第１, 第２デコーダ25, 26に、２ビット
のアドレス下位ビット28がワード選択制御回路23にそれ
ぞれ入力される。第１, 第２デコーダ25, 26は、メモリ
構成上の位置が異なるのみで論理的には全く同一構成を
有し、アドレス上位ビット24をデコードした結果得られ
る信号250, 260により各バイトメモリ１〜４の同一の行
を同時に指定する。
【００５０】リード／ライト信号27には関係無しにリー
ド許可信号40がアクティブであれば、第１〜第４バイト
メモリ１〜４及び第１〜第４パリティメモリ９〜12の第
１,第２デコーダ25, 26から出力される信号250, 260に
より指示された同一行の内容がそれぞれに対応するパリ
ティ計算回路５〜８及びマルチプレクサ41〜44へ出力さ
れる。
ド許可信号40がアクティブであれば、第１〜第４バイト
メモリ１〜４及び第１〜第４パリティメモリ９〜12の第
１,第２デコーダ25, 26から出力される信号250, 260に
より指示された同一行の内容がそれぞれに対応するパリ
ティ計算回路５〜８及びマルチプレクサ41〜44へ出力さ
れる。
【００５１】リード／ライト信号27がリードを指示する
場合、第１〜第４パリティ計算回路５〜８ではそれぞれ
に対応するバイトメモリ１〜４から出力されたデータの
パリティを計算し、それぞれに対応するパリティメモリ
９〜12から読み出されたパリティビットと比較する。こ
の第１〜第４パリティ計算回路５〜８による比較結果の
いずれか一つでもが不一致である場合、対応する不一致
信号13〜16がアクティブになるのでOR回路17の出力であ
るエラー信号18もアクティブになる。
場合、第１〜第４パリティ計算回路５〜８ではそれぞれ
に対応するバイトメモリ１〜４から出力されたデータの
パリティを計算し、それぞれに対応するパリティメモリ
９〜12から読み出されたパリティビットと比較する。こ
の第１〜第４パリティ計算回路５〜８による比較結果の
いずれか一つでもが不一致である場合、対応する不一致
信号13〜16がアクティブになるのでOR回路17の出力であ
るエラー信号18もアクティブになる。
【００５２】一方、２ビットのアドレス下位ビット28は
ワード選択制御回路23に入力される。本発明のメモリシ
ステムでは４ワード連続リードが行われるため、ワード
選択制御回路23はアドレス下位ビット28で指示されるワ
ードからラウンドロビン方式に従ってワードのリード順
を指示するワード選択信号64を出力する。具体的には、
アドレス下位ビット28が”00”であれば第１, 第２, 第
３, 第４ワードの順に、アドレス下位ビット28が”01”
であれば第２, 第３, 第４, 第１ワードの順に、アドレ
ス下位ビット28が”10”であれば第３, 第４, 第１, 第
２ワードの順に、アドレス下位ビット28が”11”であれ
ば第４, 第１, 第２, 第３ワードの順に、それぞれ指示
される。
ワード選択制御回路23に入力される。本発明のメモリシ
ステムでは４ワード連続リードが行われるため、ワード
選択制御回路23はアドレス下位ビット28で指示されるワ
ードからラウンドロビン方式に従ってワードのリード順
を指示するワード選択信号64を出力する。具体的には、
アドレス下位ビット28が”00”であれば第１, 第２, 第
３, 第４ワードの順に、アドレス下位ビット28が”01”
であれば第２, 第３, 第４, 第１ワードの順に、アドレ
ス下位ビット28が”10”であれば第３, 第４, 第１, 第
２ワードの順に、アドレス下位ビット28が”11”であれ
ば第４, 第１, 第２, 第３ワードの順に、それぞれ指示
される。
【００５３】上述のワード選択制御回路23から出力され
るワード選択信号64によるワード選択の指示は第１〜第
４マルチプレクサ41〜44に入力される。各マルチプレク
サ41〜44はそれぞれに対応するバイトメモリ１〜４のワ
ード選択信号64により指示されたワードのビットのみを
それぞれに対応する書き込み／読み出し回路19〜22に接
続する。たとえば、アドレス下位ビット28が”00”であ
れば第１, 第２, 第３, 第４ワードの順になるので、ま
ず第１マルチプレクサ41では第１バイトメモリ１の第１
ワードのビットであるｂ01とｂ11とを第１書き込み／読
み出し回路19に、第２マルチプレクサ42では第２バイト
メモリ２の第１ワードのビットであるｂ21とｂ31とを第
２書き込み／読み出し回路20に、第３マルチプレクサ43
では第３バイトメモリ３の第１ワードのビットであるｂ
41とｂ51とを第３書き込み／読み出し回路21に、第４マ
ルチプレクサ44では第４バイトメモリ４の第１ワードの
ビットであるｂ61とｂ71とを第４書き込み／読み出し回
路22にそれぞれ接続する。これにより、各書き込み／読
み出し回路19〜22からデータバス29へは第１ワードの８
ビットｂ01〜ｂ71が出力される。
るワード選択信号64によるワード選択の指示は第１〜第
４マルチプレクサ41〜44に入力される。各マルチプレク
サ41〜44はそれぞれに対応するバイトメモリ１〜４のワ
ード選択信号64により指示されたワードのビットのみを
それぞれに対応する書き込み／読み出し回路19〜22に接
続する。たとえば、アドレス下位ビット28が”00”であ
れば第１, 第２, 第３, 第４ワードの順になるので、ま
ず第１マルチプレクサ41では第１バイトメモリ１の第１
ワードのビットであるｂ01とｂ11とを第１書き込み／読
み出し回路19に、第２マルチプレクサ42では第２バイト
メモリ２の第１ワードのビットであるｂ21とｂ31とを第
２書き込み／読み出し回路20に、第３マルチプレクサ43
では第３バイトメモリ３の第１ワードのビットであるｂ
41とｂ51とを第３書き込み／読み出し回路21に、第４マ
ルチプレクサ44では第４バイトメモリ４の第１ワードの
ビットであるｂ61とｂ71とを第４書き込み／読み出し回
路22にそれぞれ接続する。これにより、各書き込み／読
み出し回路19〜22からデータバス29へは第１ワードの８
ビットｂ01〜ｂ71が出力される。
【００５４】次に、第１マルチプレクサ41では第１バイ
トメモリ１の第２ワードのビットであるｂ02とｂ12とを
第１書き込み／読み出し回路19に、第２マルチプレクサ
42では第２バイトメモリ２の第２ワードのビットである
ｂ22とｂ32とを第２書き込み／読み出し回路20に、第３
マルチプレクサ43では第３バイトメモリ３の第２ワード
のビットであるｂ42とｂ52とを第３書き込み／読み出し
回路21に、第４マルチプレクサ44では第４バイトメモリ
４の第２ワードのビットであるｂ62とｂ72とを第４書き
込み／読み出し回路22にそれぞれ接続する。これによ
り、各書き込み／読み出し回路19〜22からデータバス29
へは第２ワードの８ビットｂ02〜ｂ72が出力される。
トメモリ１の第２ワードのビットであるｂ02とｂ12とを
第１書き込み／読み出し回路19に、第２マルチプレクサ
42では第２バイトメモリ２の第２ワードのビットである
ｂ22とｂ32とを第２書き込み／読み出し回路20に、第３
マルチプレクサ43では第３バイトメモリ３の第２ワード
のビットであるｂ42とｂ52とを第３書き込み／読み出し
回路21に、第４マルチプレクサ44では第４バイトメモリ
４の第２ワードのビットであるｂ62とｂ72とを第４書き
込み／読み出し回路22にそれぞれ接続する。これによ
り、各書き込み／読み出し回路19〜22からデータバス29
へは第２ワードの８ビットｂ02〜ｂ72が出力される。
【００５５】以下同様に、その次には各書き込み／読み
出し回路19〜22からデータバス29へ第３ワードの８ビッ
トｂ03〜ｂ73が、更に次には各書き込み／読み出し回路
19〜22からデータバス29へ第４ワードの８ビットｂ04〜
ｂ74が順に出力される。なお、この際のデータのデータ
バス29への出力はエラー信号18には無関係に行われ、読
み出されたデータが有効として処理されるか無効にされ
るかはエラー信号18に従ってメモリシステム外で判断さ
れる。
出し回路19〜22からデータバス29へ第３ワードの８ビッ
トｂ03〜ｂ73が、更に次には各書き込み／読み出し回路
19〜22からデータバス29へ第４ワードの８ビットｂ04〜
ｂ74が順に出力される。なお、この際のデータのデータ
バス29への出力はエラー信号18には無関係に行われ、読
み出されたデータが有効として処理されるか無効にされ
るかはエラー信号18に従ってメモリシステム外で判断さ
れる。
【００５６】このように、上述の実施例では、メモリシ
ステムからの連続リードをスムーズに行うために、全て
のデータを第１〜第４バイトメモリ１〜４から同時に読
み出し、ワード選択制御回路23によりワードを順に指示
しつつ同一ワードのビットをマルチプレクサ41〜44で選
択してデータバス29へ出力する。このため、４個のマル
チプレクサ41〜44を構成するための論理回路分のハード
ウェアは増加するが、第１〜第４書き込み／読み出し回
路19〜22はそれぞれ２ビット分の論理回路で構成できる
ため、チップ上でのレイアウトに際して専有面積が小さ
くなる。また同時に、データバス29の負荷も少なくな
る。
ステムからの連続リードをスムーズに行うために、全て
のデータを第１〜第４バイトメモリ１〜４から同時に読
み出し、ワード選択制御回路23によりワードを順に指示
しつつ同一ワードのビットをマルチプレクサ41〜44で選
択してデータバス29へ出力する。このため、４個のマル
チプレクサ41〜44を構成するための論理回路分のハード
ウェアは増加するが、第１〜第４書き込み／読み出し回
路19〜22はそれぞれ２ビット分の論理回路で構成できる
ため、チップ上でのレイアウトに際して専有面積が小さ
くなる。また同時に、データバス29の負荷も少なくな
る。
【００５７】リード／ライト信号27がライトを指示する
場合、各パリティ計算回路５〜８は各バイトメモリ１〜
４のデコーダ25, 26が指示している行から出力されるデ
ータをパリティ計算を行わずに一旦ラッチしておく。各
マルチプレクサ41〜44はアドレス下位ビット28で、換言
すればワード選択制御回路23により指示されているワー
ドに対応するビットに関してのみ、各バイトメモリ１〜
４とそれぞれに対応する書き込み／読み出し回路19〜22
とを接続する。この状態で各書き込み／読み出し回路19
〜22は、データバス29から各マルチプレクサ41〜44を通
じて各バイトメモリ１〜４にデータを書き込む。
場合、各パリティ計算回路５〜８は各バイトメモリ１〜
４のデコーダ25, 26が指示している行から出力されるデ
ータをパリティ計算を行わずに一旦ラッチしておく。各
マルチプレクサ41〜44はアドレス下位ビット28で、換言
すればワード選択制御回路23により指示されているワー
ドに対応するビットに関してのみ、各バイトメモリ１〜
４とそれぞれに対応する書き込み／読み出し回路19〜22
とを接続する。この状態で各書き込み／読み出し回路19
〜22は、データバス29から各マルチプレクサ41〜44を通
じて各バイトメモリ１〜４にデータを書き込む。
【００５８】たとえば、アドレス下位ビット28が”10”
である場合、第１〜第４マルチプレクサ41〜44はビット
ｂ03，ｂ13，ｂ23，ｂ33，ｂ43，ｂ53，ｂ63，ｂ73に関
してのみ、各バイトメモリ１〜４とそれぞれに対応する
書き込み／読み出し回路19〜22とを接続する。この状態
で各書き込み／読み出し回路19〜22はデータバス29上の
データを各バイトメモリ１〜４の指示された行の上記ビ
ット位置に書込む。
である場合、第１〜第４マルチプレクサ41〜44はビット
ｂ03，ｂ13，ｂ23，ｂ33，ｂ43，ｂ53，ｂ63，ｂ73に関
してのみ、各バイトメモリ１〜４とそれぞれに対応する
書き込み／読み出し回路19〜22とを接続する。この状態
で各書き込み／読み出し回路19〜22はデータバス29上の
データを各バイトメモリ１〜４の指示された行の上記ビ
ット位置に書込む。
【００５９】この際、各パリティ計算回路９〜12は、各
マルチプレクサ41〜44を通じて書込まれるデータを入力
し、先にラッチしておいたデータと同一のビット位置の
みを書き換、その後に書き換えられた新しいデータのパ
リティを計算し、その結果を各パリティメモリ９〜12の
指定された行に書込む。
マルチプレクサ41〜44を通じて書込まれるデータを入力
し、先にラッチしておいたデータと同一のビット位置の
みを書き換、その後に書き換えられた新しいデータのパ
リティを計算し、その結果を各パリティメモリ９〜12の
指定された行に書込む。
【００６０】次に、図１，図２及び図３に示されている
本発明のメモリシステムをキャッシュメモリシステムに
適用した場合の第２の発明の実施例について、その一構
成例を示す図４，図５及び図６のブロック図を参照して
説明する。キャッシュメモリは、主メモリとマイクロプ
ロセッサとの間のアクセス時間のギャップを埋めるため
のバッファメモリである。キャッシュメモリには主メモ
リ（図示せず）の記憶内容の一部のコピーが記憶され
る。そして、マイクロプロセッサ（図示せず）がアクセ
スするデータがキャッシュメモリに既に記憶されていれ
ば、キャッシュメモリはヒットしてマイクロプロセッサ
との間でデータを送受する。マイクロプロセッサがアク
セスするデータをキャッシュメモリが記憶しているか否
かの判定、即ちヒット／ミスの判定はタグメモリ（図示
せず）で行われる。
本発明のメモリシステムをキャッシュメモリシステムに
適用した場合の第２の発明の実施例について、その一構
成例を示す図４，図５及び図６のブロック図を参照して
説明する。キャッシュメモリは、主メモリとマイクロプ
ロセッサとの間のアクセス時間のギャップを埋めるため
のバッファメモリである。キャッシュメモリには主メモ
リ（図示せず）の記憶内容の一部のコピーが記憶され
る。そして、マイクロプロセッサ（図示せず）がアクセ
スするデータがキャッシュメモリに既に記憶されていれ
ば、キャッシュメモリはヒットしてマイクロプロセッサ
との間でデータを送受する。マイクロプロセッサがアク
セスするデータをキャッシュメモリが記憶しているか否
かの判定、即ちヒット／ミスの判定はタグメモリ（図示
せず）で行われる。
【００６１】タグメモリは、キャッシュメモリ内に記憶
されているデータのアドレスの一部（前述の図10に示さ
れている従来例では要求アドレス51の内のアドレスタグ
51aに相当し、以下の本発明の実施例では８ビットのア
ドレスの内の上位３ビットに相当する）を記憶してい
る。そしてタグメモリは、マイクロプロセッサからアク
セスが行われた場合にそのアドレスと自身が記憶してい
るアドレスの一部とを比較し、一致していればヒットと
判定してヒット信号61をアクティブにし、不一致であれ
ばミスと判定してヒット信号61をノンアクティブにす
る。
されているデータのアドレスの一部（前述の図10に示さ
れている従来例では要求アドレス51の内のアドレスタグ
51aに相当し、以下の本発明の実施例では８ビットのア
ドレスの内の上位３ビットに相当する）を記憶してい
る。そしてタグメモリは、マイクロプロセッサからアク
セスが行われた場合にそのアドレスと自身が記憶してい
るアドレスの一部とを比較し、一致していればヒットと
判定してヒット信号61をアクティブにし、不一致であれ
ばミスと判定してヒット信号61をノンアクティブにす
る。
【００６２】より具体的には、マイクロプロセッサがリ
ードアクセスを要求し、キャッシュメモリ内にそのデー
タが記憶されていない場合にはリードミスとなり、キャ
ッシュメモリはマイクロプロセッサが要求しているデー
タを含む複数ワード（以下の本発明の実施例では４ワー
ド）のデータを主メモリまたはより下位のキャッシュメ
モリから読み出してマイクロプロセッサへ送ると共に、
自身にも記憶する。
ードアクセスを要求し、キャッシュメモリ内にそのデー
タが記憶されていない場合にはリードミスとなり、キャ
ッシュメモリはマイクロプロセッサが要求しているデー
タを含む複数ワード（以下の本発明の実施例では４ワー
ド）のデータを主メモリまたはより下位のキャッシュメ
モリから読み出してマイクロプロセッサへ送ると共に、
自身にも記憶する。
【００６３】なお、図５には図４に示されている全体構
成の内の第１メモリブロックMB1 と第２メモリブロック
MB2 とが示されており、図６には図４に示されている全
体構成の内の第３メモリブロックMB3 と第４メモリブロ
ックMB4 とが示されている。第１〜第４メモリブロック
MB1 〜MB4 はそれぞれ、第１〜第４バイトメモリ１〜
４, 第１〜第４書き込み／読み出し回路19〜22, 第１〜
第４パリティメモリ９〜12，第１〜第４パリティ計算回
路５〜８及び第１〜第４マルチプレクサ41〜44で構成さ
れている。図４，図５及び図６に示されている本発明の
キャッシュメモリシステムは、リードヒット時に４ワー
ド連続リードを行う。なお、本実施例では４ウェイセッ
トアソシアティブ方式を採用しているため、それぞれを
ウェイＡ, ウェイＢ, ウェイＣ, ウェイＤとし、図１，
図２及び図３に示されているのとほぼ同様のメモリシス
テムを１ユニットとして参照符号MU1 〜MU4 までの４メ
モリユニットで構成されている。
成の内の第１メモリブロックMB1 と第２メモリブロック
MB2 とが示されており、図６には図４に示されている全
体構成の内の第３メモリブロックMB3 と第４メモリブロ
ックMB4 とが示されている。第１〜第４メモリブロック
MB1 〜MB4 はそれぞれ、第１〜第４バイトメモリ１〜
４, 第１〜第４書き込み／読み出し回路19〜22, 第１〜
第４パリティメモリ９〜12，第１〜第４パリティ計算回
路５〜８及び第１〜第４マルチプレクサ41〜44で構成さ
れている。図４，図５及び図６に示されている本発明の
キャッシュメモリシステムは、リードヒット時に４ワー
ド連続リードを行う。なお、本実施例では４ウェイセッ
トアソシアティブ方式を採用しているため、それぞれを
ウェイＡ, ウェイＢ, ウェイＣ, ウェイＤとし、図１，
図２及び図３に示されているのとほぼ同様のメモリシス
テムを１ユニットとして参照符号MU1 〜MU4 までの４メ
モリユニットで構成されている。
【００６４】また、各メモリユニットMU1 〜MU4 は同一
構成であるので、図５及び図６ではメモリユニットMU1
のみの内部構成を示し、他のメモリユニットMU2 〜MU4
の内部構成は省略してある。また、ここでも前述同様
に、１ワードは１バイト（８ビット）で、１ワードに１
ビットのパリティビットが対応している。パリティビッ
トは、データがメモリに書き込まれる際に計算され、記
憶される。リードヒットした場合にデータがメモリから
読み出される際に、メモリから読み出されるデータの内
容のパリティが計算され、そのデータに対応するパリテ
ィビットの値と比較することによりデータの信頼性が保
証される。リードヒットした際にパリティが一致しなけ
れば、その旨が外部に報知される。
構成であるので、図５及び図６ではメモリユニットMU1
のみの内部構成を示し、他のメモリユニットMU2 〜MU4
の内部構成は省略してある。また、ここでも前述同様
に、１ワードは１バイト（８ビット）で、１ワードに１
ビットのパリティビットが対応している。パリティビッ
トは、データがメモリに書き込まれる際に計算され、記
憶される。リードヒットした場合にデータがメモリから
読み出される際に、メモリから読み出されるデータの内
容のパリティが計算され、そのデータに対応するパリテ
ィビットの値と比較することによりデータの信頼性が保
証される。リードヒットした際にパリティが一致しなけ
れば、その旨が外部に報知される。
【００６５】図４，図５及び図６に示されているブロッ
ク図ではメモリシステムの各部分の配置が考慮されてい
る。各メモリユニットMU1 〜MU4 の第１〜第４バイトメ
モリ１〜４はそれぞれ８行に構成されており、それぞれ
が８ビットのデータを８行分、行単位で記憶する。な
お、各バイトメモリ１〜４はいずれも非破壊読み出し型
である。
ク図ではメモリシステムの各部分の配置が考慮されてい
る。各メモリユニットMU1 〜MU4 の第１〜第４バイトメ
モリ１〜４はそれぞれ８行に構成されており、それぞれ
が８ビットのデータを８行分、行単位で記憶する。な
お、各バイトメモリ１〜４はいずれも非破壊読み出し型
である。
【００６６】前述の図７，図８及び図９に示されている
従来技術においては、各バイトメモリ１〜４はそれぞれ
１ワードのデータを記憶したが、本実施例では各メモリ
ユニットMU1 〜MU4 が第１〜第４ワードをそれぞれ記憶
し、更に各メモリユニットMU1 〜MU4 においてそれぞれ
のバイトメモリ１〜４に４ウェイの２ビットずつがそれ
ぞれ記憶される。たとえば、メモリユニットMU1 の第２
バイトメモリ２では、各ウェイＡ〜Ｄの第１ワードのデ
ータのビット２（ｂ21A , ｂ21B , ｂ21C , ｂ21D ）と
ビット３（ｂ31A ，ｂ31B ，ｂ31C ，ｂ31D ）とが記憶
される。図５に示されている第２バイトメモリ２におい
て、たとえば「ｂ21A 」の「2」はビット２を、「1 」
は第１ワードを、「A 」はウェイＡをそれぞれ示す。
従来技術においては、各バイトメモリ１〜４はそれぞれ
１ワードのデータを記憶したが、本実施例では各メモリ
ユニットMU1 〜MU4 が第１〜第４ワードをそれぞれ記憶
し、更に各メモリユニットMU1 〜MU4 においてそれぞれ
のバイトメモリ１〜４に４ウェイの２ビットずつがそれ
ぞれ記憶される。たとえば、メモリユニットMU1 の第２
バイトメモリ２では、各ウェイＡ〜Ｄの第１ワードのデ
ータのビット２（ｂ21A , ｂ21B , ｂ21C , ｂ21D ）と
ビット３（ｂ31A ，ｂ31B ，ｂ31C ，ｂ31D ）とが記憶
される。図５に示されている第２バイトメモリ２におい
て、たとえば「ｂ21A 」の「2」はビット２を、「1 」
は第１ワードを、「A 」はウェイＡをそれぞれ示す。
【００６７】また、各バイトメモリ１〜４の各行にはそ
れぞれ１ビットのパリティビットが同時にアクセスされ
るように配置されており、それぞれのバイトメモリ１〜
４に対応する各８ビットのパリティビットが第１〜第４
パリティメモリ９〜12をそれぞれ構成する。
れぞれ１ビットのパリティビットが同時にアクセスされ
るように配置されており、それぞれのバイトメモリ１〜
４に対応する各８ビットのパリティビットが第１〜第４
パリティメモリ９〜12をそれぞれ構成する。
【００６８】パリティの計算は、第１〜第４バイトメモ
リ１〜４に行単位で記憶される各８ビットのデータに対
応して第１〜第４パリティ計算回路５〜８が行い、それ
ぞれの結果を各パリティメモリ９〜12の対応するデータ
と同一の行のパリティビットに記憶させる。第１〜第４
パリティ計算回路５〜８はまた、第１〜第４バイトメモ
リ１〜４から行単位でデータが読み出される際に、各バ
イトメモリ１〜４から読み出されるデータの内容からパ
リティを計算し、これらの計算結果と各パリティメモリ
９〜12の対応するデータと同一の行のパリティビットの
値とを比較し、第１〜第４不一致信号13〜16を出力す
る。
リ１〜４に行単位で記憶される各８ビットのデータに対
応して第１〜第４パリティ計算回路５〜８が行い、それ
ぞれの結果を各パリティメモリ９〜12の対応するデータ
と同一の行のパリティビットに記憶させる。第１〜第４
パリティ計算回路５〜８はまた、第１〜第４バイトメモ
リ１〜４から行単位でデータが読み出される際に、各バ
イトメモリ１〜４から読み出されるデータの内容からパ
リティを計算し、これらの計算結果と各パリティメモリ
９〜12の対応するデータと同一の行のパリティビットの
値とを比較し、第１〜第４不一致信号13〜16を出力す
る。
【００６９】第１〜第４不一致信号13〜16は、それぞれ
比較結果が不一致である場合にアクティブになることに
より、対応するバイトメモリ１〜４から読み出されたデ
ータまたはパリティメモリ９〜12から読み出されたパリ
ティビットの値が信頼できないことを示す。これらの第
１〜第４不一致信号13〜16はOR回路17で論理和がとら
れ、更に各メモリユニットMU1 〜MU4 のOR回路17の出力
信号がOR回路62で論理和がとられ、てエラー信号18とし
て外部へ出力される。
比較結果が不一致である場合にアクティブになることに
より、対応するバイトメモリ１〜４から読み出されたデ
ータまたはパリティメモリ９〜12から読み出されたパリ
ティビットの値が信頼できないことを示す。これらの第
１〜第４不一致信号13〜16はOR回路17で論理和がとら
れ、更に各メモリユニットMU1 〜MU4 のOR回路17の出力
信号がOR回路62で論理和がとられ、てエラー信号18とし
て外部へ出力される。
【００７０】第１〜第４バイトメモリ１〜４へのデータ
の書き込みとそれらからのデータの読み出しとは、それ
ぞれ第１〜第４書き込み／読み出し回路19〜22, ワード
選択制御回路23から出力されるリード許可信号40及びワ
ード選択信号64, 第１〜第４マルチプレクサ41〜44, リ
ード／ライト信号27, ウェイ選択信号63, ヒット信号61
により制御される。
の書き込みとそれらからのデータの読み出しとは、それ
ぞれ第１〜第４書き込み／読み出し回路19〜22, ワード
選択制御回路23から出力されるリード許可信号40及びワ
ード選択信号64, 第１〜第４マルチプレクサ41〜44, リ
ード／ライト信号27, ウェイ選択信号63, ヒット信号61
により制御される。
【００７１】ウェイ選択信号63は、図示されていないタ
グメモリにおけるヒット／ミス判定の結果を示し、ヒッ
トしたウェイを示す信号のみがアクティブになり、各メ
モリユニットMU1 〜MU4 の第１〜第４マルチプレクサ41
〜44に与えられる。各書き込み／読み出し回路19〜22は
リード／ライト信号27，ワード選択信号64, ヒット信号
61に従ってデータの各バイトメモリ１〜４への書き込み
またはデータのバイトメモリ１〜４からの読み出しの制
御を行う。なお、各バイトメモリ１〜４及びパリティメ
モリ９〜12からは、リード許可信号40が与えられるとそ
れぞれに対応する書き込み／読み出し回路19〜22及びパ
リティ計算回路５〜８へデータが出力される。
グメモリにおけるヒット／ミス判定の結果を示し、ヒッ
トしたウェイを示す信号のみがアクティブになり、各メ
モリユニットMU1 〜MU4 の第１〜第４マルチプレクサ41
〜44に与えられる。各書き込み／読み出し回路19〜22は
リード／ライト信号27，ワード選択信号64, ヒット信号
61に従ってデータの各バイトメモリ１〜４への書き込み
またはデータのバイトメモリ１〜４からの読み出しの制
御を行う。なお、各バイトメモリ１〜４及びパリティメ
モリ９〜12からは、リード許可信号40が与えられるとそ
れぞれに対応する書き込み／読み出し回路19〜22及びパ
リティ計算回路５〜８へデータが出力される。
【００７２】次に、図４，図５及び図６に示されている
本発明のキャッシュメモリシステムの実施例の動作を説
明する。この図４，図５及び図６に示されている本発明
のキャッシュメモリシステムは、アドレス８ビット，デ
ータ８ビットである。８ビットのアドレスの内の上位の
３ビットはタグアドレスとしてヒット／ミスの判定に用
いられる。中位の３ビットは第１〜第４バイトメモリ１
〜４及びパリティメモリ９〜12内のいずれかの行を指定
し、下位の２ビットはいずれかのバイトを指定する。
本発明のキャッシュメモリシステムの実施例の動作を説
明する。この図４，図５及び図６に示されている本発明
のキャッシュメモリシステムは、アドレス８ビット，デ
ータ８ビットである。８ビットのアドレスの内の上位の
３ビットはタグアドレスとしてヒット／ミスの判定に用
いられる。中位の３ビットは第１〜第４バイトメモリ１
〜４及びパリティメモリ９〜12内のいずれかの行を指定
し、下位の２ビットはいずれかのバイトを指定する。
【００７３】メモリアクセスに際して外部から図４，図
５及び図６に示されているキャッシュメモリシステムへ
８ビットのアドレスが入力されると、その内の３ビット
の上位アドレスは図示されていないタグメモリに与えら
れてヒット／ミスの判定に用いられ、ヒットであればヒ
ット信号61がアクティブに、ミスであればヒット信号61
がノンアクティブになる。
５及び図６に示されているキャッシュメモリシステムへ
８ビットのアドレスが入力されると、その内の３ビット
の上位アドレスは図示されていないタグメモリに与えら
れてヒット／ミスの判定に用いられ、ヒットであればヒ
ット信号61がアクティブに、ミスであればヒット信号61
がノンアクティブになる。
【００７４】３ビットのアドレス中位ビット（前述の図
１に示されている３ビットのアドレス上位ビットと同
じ）24は各メモリユニットMU1 〜MU4 の第１, 第２デコ
ーダ25, 26に、２ビットのアドレス下位ビット28はワー
ド選択制御回路23にそれぞれ入力される。第１, 第２デ
コーダ25, 26は、メモリ構成上の位置が異なるのみで論
理的には全く同一構成を有し、アドレス中位ビット24を
デコードした結果得られる８ビットの信号250, 260によ
り各メモリユニットMU1 〜MU4 においてそれぞれのバイ
トメモリ１〜４の同一の行を同時に指定する。
１に示されている３ビットのアドレス上位ビットと同
じ）24は各メモリユニットMU1 〜MU4 の第１, 第２デコ
ーダ25, 26に、２ビットのアドレス下位ビット28はワー
ド選択制御回路23にそれぞれ入力される。第１, 第２デ
コーダ25, 26は、メモリ構成上の位置が異なるのみで論
理的には全く同一構成を有し、アドレス中位ビット24を
デコードした結果得られる８ビットの信号250, 260によ
り各メモリユニットMU1 〜MU4 においてそれぞれのバイ
トメモリ１〜４の同一の行を同時に指定する。
【００７５】リード／ライト信号27には関係無しにリー
ド許可信号40がアクティブであれば各メモリユニットMU
1 〜MU4 において、第１〜第４バイトメモリ１〜４及び
第１〜第４パリティメモリ９〜12の第１, 第２デコーダ
25, 26から出力される信号250, 260により指示された同
一行の内容がそれぞれに対応するパリティ計算回路５〜
８及びマルチプレクサ41〜44へ出力される。
ド許可信号40がアクティブであれば各メモリユニットMU
1 〜MU4 において、第１〜第４バイトメモリ１〜４及び
第１〜第４パリティメモリ９〜12の第１, 第２デコーダ
25, 26から出力される信号250, 260により指示された同
一行の内容がそれぞれに対応するパリティ計算回路５〜
８及びマルチプレクサ41〜44へ出力される。
【００７６】図示されていないタグメモリでは、アドレ
スが入力されるとその上位３ビットによりウェイ毎のヒ
ット／ミスの判定が行われる。ヒットした場合、ヒット
信号61とヒットしたウェイを示すウェイ選択信号63とが
アクティブになる。ミスした場合、ヒット信号61とウェ
イ選択信号63との全てがノンアクティブになる。
スが入力されるとその上位３ビットによりウェイ毎のヒ
ット／ミスの判定が行われる。ヒットした場合、ヒット
信号61とヒットしたウェイを示すウェイ選択信号63とが
アクティブになる。ミスした場合、ヒット信号61とウェ
イ選択信号63との全てがノンアクティブになる。
【００７７】リード／ライト信号27がリードを示してお
り、且つたとえばウェイＡがヒット（リードヒット）し
た場合、各メモリユニットMU1 〜MU4 において第１ワー
ドに対応するメモリユニットMU1 の第１〜第４パリティ
計算回路５〜８ではそれぞれに対応するバイトメモリ１
〜４から読み出されたデータのパリティを計算し、それ
ぞれに対応するパリティメモリ９〜12から読み出された
パリティビットと比較する。この各メモリユニットMU1
〜MU4 での第１〜第４パリティ計算回路５〜８による比
較結果のいずれか一つでもが不一致である場合、対応す
る不一致信号13〜16がアクティブになり、それにより各
メモリユニットMU1 〜MU4 のOR回路17の出力信号もアク
ティブになり、更にOR回路62の出力であるエラー信号18
もアクティブになる。
り、且つたとえばウェイＡがヒット（リードヒット）し
た場合、各メモリユニットMU1 〜MU4 において第１ワー
ドに対応するメモリユニットMU1 の第１〜第４パリティ
計算回路５〜８ではそれぞれに対応するバイトメモリ１
〜４から読み出されたデータのパリティを計算し、それ
ぞれに対応するパリティメモリ９〜12から読み出された
パリティビットと比較する。この各メモリユニットMU1
〜MU4 での第１〜第４パリティ計算回路５〜８による比
較結果のいずれか一つでもが不一致である場合、対応す
る不一致信号13〜16がアクティブになり、それにより各
メモリユニットMU1 〜MU4 のOR回路17の出力信号もアク
ティブになり、更にOR回路62の出力であるエラー信号18
もアクティブになる。
【００７８】一方、ウェイ選択信号63は各メモリユニッ
トMU1 〜MU4 の第１〜第４マルチプレクサ41〜44に入力
されている。ウェイＡがヒットした場合、ウェイＡを指
示するウェイ選択信号63のみがアクティブになり、各メ
モリユニットMU1 〜MU4 において各バイトメモリ１〜４
のウェイＡのビットのみが各マルチプレクサ41〜44によ
り選択されて書き込み／読み出し回路19〜22へ出力され
る。
トMU1 〜MU4 の第１〜第４マルチプレクサ41〜44に入力
されている。ウェイＡがヒットした場合、ウェイＡを指
示するウェイ選択信号63のみがアクティブになり、各メ
モリユニットMU1 〜MU4 において各バイトメモリ１〜４
のウェイＡのビットのみが各マルチプレクサ41〜44によ
り選択されて書き込み／読み出し回路19〜22へ出力され
る。
【００７９】また、２ビットのアドレス下位ビット28は
ワード選択制御回路23に入力される。本発明のキャッシ
ュメモリシステムでは４ワード連続リードが行われるた
め、ワード選択制御回路23はアドレス下位ビット28で指
示されるワードからラウンドロビン方式に従ってワード
のリード順をワード選択信号64で指示する。具体的に
は、アドレス下位ビット28が”00”であれば第１, 第
２, 第３, 第４ワードの順に、換言すればメモリユニッ
トMU1, MU2, MU3, MU4の順に指示される。アドレス下位
ビット28が”01”であれば第２, 第３, 第４, 第１ワー
ドの順に、換言すればメモリユニットMU2, MU3, MU4, M
U1の順に指示される。アドレス下位ビット28が”10”で
あれば第３, 第４, 第１, 第２ワードの順に、換言すれ
ばメモリユニットMU3, MU4, MU1, MU2の順に指示され
る。アドレス下位ビット28が”11”であれば第４, 第
１, 第２, 第３ワードの順に、換言すればメモリユニッ
トMU4, MU1, MU2, MU3の順に指示される。
ワード選択制御回路23に入力される。本発明のキャッシ
ュメモリシステムでは４ワード連続リードが行われるた
め、ワード選択制御回路23はアドレス下位ビット28で指
示されるワードからラウンドロビン方式に従ってワード
のリード順をワード選択信号64で指示する。具体的に
は、アドレス下位ビット28が”00”であれば第１, 第
２, 第３, 第４ワードの順に、換言すればメモリユニッ
トMU1, MU2, MU3, MU4の順に指示される。アドレス下位
ビット28が”01”であれば第２, 第３, 第４, 第１ワー
ドの順に、換言すればメモリユニットMU2, MU3, MU4, M
U1の順に指示される。アドレス下位ビット28が”10”で
あれば第３, 第４, 第１, 第２ワードの順に、換言すれ
ばメモリユニットMU3, MU4, MU1, MU2の順に指示され
る。アドレス下位ビット28が”11”であれば第４, 第
１, 第２, 第３ワードの順に、換言すればメモリユニッ
トMU4, MU1, MU2, MU3の順に指示される。
【００８０】上述のワード選択制御回路23から出力され
るワード選択信号64によるワード選択の指示は対応する
メモリユニットMU1 〜MU4 の書き込み／読み出し回路19
〜22に順次入力される。ワード選択信号64により選択さ
れたメモリユニットMU1 〜MU4 の書き込み／読み出し回
路19〜22はそれぞれに対応する第１〜第４マルチプレク
サ41〜44からデータバス29へデータを出力する。
るワード選択信号64によるワード選択の指示は対応する
メモリユニットMU1 〜MU4 の書き込み／読み出し回路19
〜22に順次入力される。ワード選択信号64により選択さ
れたメモリユニットMU1 〜MU4 の書き込み／読み出し回
路19〜22はそれぞれに対応する第１〜第４マルチプレク
サ41〜44からデータバス29へデータを出力する。
【００８１】たとえば、ウェイＡが指定されていてアド
レス下位ビット28が”00”であれば第１, 第２, 第３,
第４ワードの順になるので、ワード選択信号64によりま
ずメモリユニットMU1 が指定される。メモリユニットMU
1 の第１マルチプレクサ41では第１バイトメモリ１のウ
ェイＡのビットであるｂ01A とｂ11A とを第１書き込み
／読み出し回路19に、第２マルチプレクサ42では第２バ
イトメモリ２のウェイＡのビットであるｂ21A とｂ31A
とを第２書き込み／読み出し回路20に、第３マルチプレ
クサ43では第３バイトメモリ３のウェイＡのビットであ
るｂ41A とｂ51A とを第３書き込み／読み出し回路21
に、第４マルチプレクサ44では第４バイトメモリ４のウ
ェイＡのビットであるｂ61A とｂ71A とを第４書き込み
／読み出し回路22にそれぞれ接続する。これにより、メ
モリユニットMU1 の各書き込み／読み出し回路19〜22か
らデータバス29へはウェイＡの第１ワードの８ビットｂ
01A 〜ｂ71A が出力される。
レス下位ビット28が”00”であれば第１, 第２, 第３,
第４ワードの順になるので、ワード選択信号64によりま
ずメモリユニットMU1 が指定される。メモリユニットMU
1 の第１マルチプレクサ41では第１バイトメモリ１のウ
ェイＡのビットであるｂ01A とｂ11A とを第１書き込み
／読み出し回路19に、第２マルチプレクサ42では第２バ
イトメモリ２のウェイＡのビットであるｂ21A とｂ31A
とを第２書き込み／読み出し回路20に、第３マルチプレ
クサ43では第３バイトメモリ３のウェイＡのビットであ
るｂ41A とｂ51A とを第３書き込み／読み出し回路21
に、第４マルチプレクサ44では第４バイトメモリ４のウ
ェイＡのビットであるｂ61A とｂ71A とを第４書き込み
／読み出し回路22にそれぞれ接続する。これにより、メ
モリユニットMU1 の各書き込み／読み出し回路19〜22か
らデータバス29へはウェイＡの第１ワードの８ビットｂ
01A 〜ｂ71A が出力される。
【００８２】次に、ワード選択信号64によりメモリユニ
ットMU2 が指定される。メモリユニットMU2 の第１マル
チプレクサ41では第１バイトメモリ１のウェイＡのビッ
トであるｂ02A とｂ12A とを第１書き込み／読み出し回
路19に、第２マルチプレクサ42では第２バイトメモリ２
のウェイＡのビットであるｂ22A とｂ32A とを第２書き
込み／読み出し回路20に、第３マルチプレクサ43では第
３バイトメモリ３のウェイＡのビットであるｂ42A とｂ
52A とを第３書き込み／読み出し回路21に、第４マルチ
プレクサ44では第４バイトメモリ４のウェイＡのビット
であるｂ62A とｂ72A とを第４書き込み／読み出し回路
22にそれぞれ接続する。これにより、メモリユニットMU
2 の各書き込み／読み出し回路19〜22からデータバス29
へはウェイＡの第２ワードの８ビットｂ02A 〜ｂ72A が
出力される。
ットMU2 が指定される。メモリユニットMU2 の第１マル
チプレクサ41では第１バイトメモリ１のウェイＡのビッ
トであるｂ02A とｂ12A とを第１書き込み／読み出し回
路19に、第２マルチプレクサ42では第２バイトメモリ２
のウェイＡのビットであるｂ22A とｂ32A とを第２書き
込み／読み出し回路20に、第３マルチプレクサ43では第
３バイトメモリ３のウェイＡのビットであるｂ42A とｂ
52A とを第３書き込み／読み出し回路21に、第４マルチ
プレクサ44では第４バイトメモリ４のウェイＡのビット
であるｂ62A とｂ72A とを第４書き込み／読み出し回路
22にそれぞれ接続する。これにより、メモリユニットMU
2 の各書き込み／読み出し回路19〜22からデータバス29
へはウェイＡの第２ワードの８ビットｂ02A 〜ｂ72A が
出力される。
【００８３】以下同様に、その次にはメモリユニットMU
3 が指定されてその各書き込み／読み出し回路19〜22か
らデータバス29へウェイＡの第３ワードの８ビットｂ
03A 〜ｂ73A が、更に次にはメモリユニットMU4 が指定
されてその各書き込み／読み出し回路19〜22からデータ
バス29へウェイＡの第４ワードの８ビットｂ04A 〜ｂ
74A が順に出力される。なお、この際のデータのデータ
バス29への出力はエラー信号18には無関係に行われ、読
み出されたデータが有効として処理されるか無効にされ
るかはエラー信号18に従ってメモリシステム外で判断さ
れる。
3 が指定されてその各書き込み／読み出し回路19〜22か
らデータバス29へウェイＡの第３ワードの８ビットｂ
03A 〜ｂ73A が、更に次にはメモリユニットMU4 が指定
されてその各書き込み／読み出し回路19〜22からデータ
バス29へウェイＡの第４ワードの８ビットｂ04A 〜ｂ
74A が順に出力される。なお、この際のデータのデータ
バス29への出力はエラー信号18には無関係に行われ、読
み出されたデータが有効として処理されるか無効にされ
るかはエラー信号18に従ってメモリシステム外で判断さ
れる。
【００８４】このように、図４，図５及び図６に示され
ているキャッシュメモリシステムの実施例では、連続リ
ードをスムーズに行うために、データを各メモリユニッ
トMU1 〜MU4 の第１〜第４バイトメモリ１〜４から同時
に各１行のデータを読み出し、ヒットしたウェイのデー
タのビットのみを各メモリユニットMU1 〜MU4 のマルチ
プレクサ41〜44にウェイ選択信号63を与えることにより
全てのワードについて選択させ、各メモリユニットMU1
〜MU4 の書き込み／読み出し回路19〜22にワード選択信
号64を与えることにより指定されたワード順にデータバ
ス29へ出力する。このため、各メモリユニットMU1 〜MU
4 において４個のマルチプレクサ41〜44を構成するため
の論理回路分のハードウェアは増加するが、第１〜第４
書き込み／読み出し回路19〜22はそれぞれ２ビット分の
論理回路で構成できるため、チップ上でのレイアウトに
際して専有面積が小さくなる。また同時に、データバス
29の負荷も少なくなる。
ているキャッシュメモリシステムの実施例では、連続リ
ードをスムーズに行うために、データを各メモリユニッ
トMU1 〜MU4 の第１〜第４バイトメモリ１〜４から同時
に各１行のデータを読み出し、ヒットしたウェイのデー
タのビットのみを各メモリユニットMU1 〜MU4 のマルチ
プレクサ41〜44にウェイ選択信号63を与えることにより
全てのワードについて選択させ、各メモリユニットMU1
〜MU4 の書き込み／読み出し回路19〜22にワード選択信
号64を与えることにより指定されたワード順にデータバ
ス29へ出力する。このため、各メモリユニットMU1 〜MU
4 において４個のマルチプレクサ41〜44を構成するため
の論理回路分のハードウェアは増加するが、第１〜第４
書き込み／読み出し回路19〜22はそれぞれ２ビット分の
論理回路で構成できるため、チップ上でのレイアウトに
際して専有面積が小さくなる。また同時に、データバス
29の負荷も少なくなる。
【００８５】リード／ライト信号27がライトを指示して
いて且ついずれのウェイもヒットしない (リードミス)
場合、データを外部から入力して書き込む必要がある。
なおこの際、いずれのウェイにデータを書き込むかは図
示されていない部分で決定されるものとする。データを
書き込むべきウェイが決定されるとウェイ選択信号63で
指示される。各メモリユニットMU1 〜MU4 において、第
１〜第４ワードの各マルチプレクサ41〜44はウェイ選択
信号63による指示に従ってそれぞれに対応するバイトメ
モリ１〜４と書き込み／読み出し回路19〜22とを接続す
る。この場合、ヒット信号61はノンアクティブであり、
各パリティ計算回路５〜８はパリティ計算を行わない。
いて且ついずれのウェイもヒットしない (リードミス)
場合、データを外部から入力して書き込む必要がある。
なおこの際、いずれのウェイにデータを書き込むかは図
示されていない部分で決定されるものとする。データを
書き込むべきウェイが決定されるとウェイ選択信号63で
指示される。各メモリユニットMU1 〜MU4 において、第
１〜第４ワードの各マルチプレクサ41〜44はウェイ選択
信号63による指示に従ってそれぞれに対応するバイトメ
モリ１〜４と書き込み／読み出し回路19〜22とを接続す
る。この場合、ヒット信号61はノンアクティブであり、
各パリティ計算回路５〜８はパリティ計算を行わない。
【００８６】書き込まれるべき４ワードのデータが外部
から読み込まれると、その順序はアドレス下位ビット28
に従ってワード選択制御回路23により決定され、ワード
選択信号64によりメモリユニットMU1 〜MU4 が順次指定
される。全てのメモリユニットMU1 〜MU4 の書き込み／
読み出し回路19〜22はワード選択信号64が指示する順序
に従って各バイトメモリ１〜４にデータバス29上のデー
タを書き込む。
から読み込まれると、その順序はアドレス下位ビット28
に従ってワード選択制御回路23により決定され、ワード
選択信号64によりメモリユニットMU1 〜MU4 が順次指定
される。全てのメモリユニットMU1 〜MU4 の書き込み／
読み出し回路19〜22はワード選択信号64が指示する順序
に従って各バイトメモリ１〜４にデータバス29上のデー
タを書き込む。
【００８７】この際、各メモリユニットMU1 〜MU4 の各
パリティ計算回路９〜12は、４ワードのデータがバイト
メモリ１〜４に書き込まれる際に順次各ビットを一旦ラ
ッチしておき、４ワードのデータの全てが書き込まれた
後にパリティ計算を行い、その結果をそれぞれに対応す
る第１〜第４パリティ計算回路５〜８に書き込む。
パリティ計算回路９〜12は、４ワードのデータがバイト
メモリ１〜４に書き込まれる際に順次各ビットを一旦ラ
ッチしておき、４ワードのデータの全てが書き込まれた
後にパリティ計算を行い、その結果をそれぞれに対応す
る第１〜第４パリティ計算回路５〜８に書き込む。
【００８８】リード／ライト信号27がライトを指示して
いて且つヒットした (ライトヒット) 場合、各パリティ
計算回路５〜８は各バイトメモリ１〜４のデコーダ25,
26が指示している行から出力されるデータをパリティ計
算を行わずに一旦ラッチしておく。各マルチプレクサ41
〜44はウェイ選択信号63で示されたウェイに対応するビ
ットに関してのみ、各バイトメモリ１〜４とそれぞれに
対応する書き込み／読み出し回路19〜22とを接続する。
この状態で各書き込み／読み出し回路19〜22は、データ
バス29から各マルチプレクサ41〜44を通じて各バイトメ
モリ１〜４にデータを書き込む。
いて且つヒットした (ライトヒット) 場合、各パリティ
計算回路５〜８は各バイトメモリ１〜４のデコーダ25,
26が指示している行から出力されるデータをパリティ計
算を行わずに一旦ラッチしておく。各マルチプレクサ41
〜44はウェイ選択信号63で示されたウェイに対応するビ
ットに関してのみ、各バイトメモリ１〜４とそれぞれに
対応する書き込み／読み出し回路19〜22とを接続する。
この状態で各書き込み／読み出し回路19〜22は、データ
バス29から各マルチプレクサ41〜44を通じて各バイトメ
モリ１〜４にデータを書き込む。
【００８９】たとえば、ウェイＡがヒットしてアドレス
下位ビット28が”00”である場合は第１ワードが指示さ
れているので、メモリユニットMU1 の第１〜第４マルチ
プレクサ41〜44はビットｂ01A ，ｂ11A ，ｂ21A ，ｂ
31A ，ｂ41A ，ｂ51A ，ｂ61A，ｂ71A に関してのみ、
各バイトメモリ１〜４とそれぞれに対応する書き込み／
読み出し回路19〜22とを接続する。この状態でメモリユ
ニットMU1 の各書き込み／読み出し回路19〜22はデータ
バス29上のデータを各バイトメモリ１〜４の指示された
行の上記ビット位置に書込む。
下位ビット28が”00”である場合は第１ワードが指示さ
れているので、メモリユニットMU1 の第１〜第４マルチ
プレクサ41〜44はビットｂ01A ，ｂ11A ，ｂ21A ，ｂ
31A ，ｂ41A ，ｂ51A ，ｂ61A，ｂ71A に関してのみ、
各バイトメモリ１〜４とそれぞれに対応する書き込み／
読み出し回路19〜22とを接続する。この状態でメモリユ
ニットMU1 の各書き込み／読み出し回路19〜22はデータ
バス29上のデータを各バイトメモリ１〜４の指示された
行の上記ビット位置に書込む。
【００９０】この際、メモリユニットMU1 の各パリティ
計算回路９〜12は、各マルチプレクサ41〜44を通じて書
込まれるデータを入力し、先にラッチしておいたデータ
と同一のビット位置のみを書き換える。そして、各パリ
ティメモリ９〜12はこの書き換えられた新しいデータで
パリティを計算し、その結果を各パリティメモリ９〜12
の指定された行に書込む。
計算回路９〜12は、各マルチプレクサ41〜44を通じて書
込まれるデータを入力し、先にラッチしておいたデータ
と同一のビット位置のみを書き換える。そして、各パリ
ティメモリ９〜12はこの書き換えられた新しいデータで
パリティを計算し、その結果を各パリティメモリ９〜12
の指定された行に書込む。
【００９１】
【発明の効果】以上に詳述したように本発明のメモリシ
ステム及びキャッシュメモリシステムによれば、パリテ
ィ計算の対象を異なるワードの同一ビット、または異な
るウェイの同一のワードの同一のビットになるようにビ
ットの配置を構成しているので、パリティパリティ計算
の対象となるビットの配置の制限が緩和されてメモリ構
成の自由度が向上し、また書き込み／読み出し回路、特
にそのセンスアンプのチップ上での専有面積が削減され
ると共に電力消費量も低減される。システムの提供を目
的とする。
ステム及びキャッシュメモリシステムによれば、パリテ
ィ計算の対象を異なるワードの同一ビット、または異な
るウェイの同一のワードの同一のビットになるようにビ
ットの配置を構成しているので、パリティパリティ計算
の対象となるビットの配置の制限が緩和されてメモリ構
成の自由度が向上し、また書き込み／読み出し回路、特
にそのセンスアンプのチップ上での専有面積が削減され
ると共に電力消費量も低減される。システムの提供を目
的とする。
【図１】本発明に係るメモリシステムの全体の構成例を
示すブロック図である。
示すブロック図である。
【図２】本発明に係るメモリシステムの構成例を示すブ
ロック図である。
ロック図である。
【図３】本発明に係るメモリシステムの構成例を示すブ
ロック図である。
ロック図である。
【図４】本発明に係るキャッシュメモリシステムの全体
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図５】本発明に係るキャッシュメモリシステムの構成
例を示すブロック図である。
例を示すブロック図である。
【図６】本発明に係るキャッシュメモリシステムの構成
例を示すブロック図である。
例を示すブロック図である。
【図７】従来のメモリシステムの全体の構成例を示すブ
ロック図である。
ロック図である。
【図８】従来のメモリシステムの構成例を示すブロック
図である。
図である。
【図９】従来のメモリシステムの構成例を示すブロック
図である。
図である。
【図１０】従来のキャッシュメモリシステムの一構成例
を示すブロック図である。
を示すブロック図である。
１〜４ 第１〜第４バイトメモリ ５〜８ 第１〜第４パリティ計算回路 ９〜12 第１〜第４パリティメモリ 19〜22 第１〜第４書き込み／読み出し回路 23 ワード選択制御回路 41〜44 第１〜第４マルチプレクサ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】図１，図２及び図３に示されている本発明
のメモリシステムは、４ワード連続リードが可能であ
る。１ワードは１バイト（８ビット）で、１バイトに１
ビットのパリティビットが対応している。パリティビッ
トは、データがメモリに書き込まれる際に計算され、記
憶される。データがメモリから読み出される際には、メ
モリから読み出されるデータの内容のパリティが計算さ
れ、そのデータに対応するパリティビットの値と比較す
ることによりデータの信頼性が保証される。その際、パ
リティが一致しなければ、その旨が外部に報知される。
のメモリシステムは、４ワード連続リードが可能であ
る。１ワードは１バイト（８ビット）で、１バイトに１
ビットのパリティビットが対応している。パリティビッ
トは、データがメモリに書き込まれる際に計算され、記
憶される。データがメモリから読み出される際には、メ
モリから読み出されるデータの内容のパリティが計算さ
れ、そのデータに対応するパリティビットの値と比較す
ることによりデータの信頼性が保証される。その際、パ
リティが一致しなければ、その旨が外部に報知される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】また、各メモリユニットMU1 〜MU4 は同一
構成であるので、図５及び図６ではメモリユニットMU1
のみの内部構成を示し、他のメモリユニットMU2 〜MU4
の内部構成は省略してある。また、ここでも前述同様
に、１ワードは１バイト（８ビット）で、１バイトに１
ビットのパリティビットが対応している。パリティビッ
トは、データがメモリに書き込まれる際に計算され、記
憶される。リードヒットした場合にデータがメモリから
読み出される際に、メモリから読み出されるデータの内
容のパリティが計算され、そのデータに対応するパリテ
ィビットの値と比較することによりデータの信頼性が保
証される。リードヒットした際にパリティが一致しなけ
れば、その旨が外部に報知される。
構成であるので、図５及び図６ではメモリユニットMU1
のみの内部構成を示し、他のメモリユニットMU2 〜MU4
の内部構成は省略してある。また、ここでも前述同様
に、１ワードは１バイト（８ビット）で、１バイトに１
ビットのパリティビットが対応している。パリティビッ
トは、データがメモリに書き込まれる際に計算され、記
憶される。リードヒットした場合にデータがメモリから
読み出される際に、メモリから読み出されるデータの内
容のパリティが計算され、そのデータに対応するパリテ
ィビットの値と比較することによりデータの信頼性が保
証される。リードヒットした際にパリティが一致しなけ
れば、その旨が外部に報知される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正内容】
【００９１】
【発明の効果】以上に詳述したように本発明のメモリシ
ステム及びキャッシュメモリシステムによれば、パリテ
ィ計算の対象を異なるワードの同一ビット、または異な
るウェイの同一のワードの同一のビットになるようにビ
ットの配置を構成しているので、パリティ計算の対象と
なるビットの配置の制限が緩和されてメモリ構成の自由
度が向上し、また書き込み／読み出し回路、特にそのセ
ンスアンプのチップ上での専有面積が削減されると共に
電力消費量も低減される。
ステム及びキャッシュメモリシステムによれば、パリテ
ィ計算の対象を異なるワードの同一ビット、または異な
るウェイの同一のワードの同一のビットになるようにビ
ットの配置を構成しているので、パリティ計算の対象と
なるビットの配置の制限が緩和されてメモリ構成の自由
度が向上し、また書き込み／読み出し回路、特にそのセ
ンスアンプのチップ上での専有面積が削減されると共に
電力消費量も低減される。
Claims (2)
- 【請求項１】 所定数のビットで１ワードが構成される
データがワード単位で記憶され、また読み出されるデー
タ記憶手段と、 ワード単位のデータに対応するパリティビットを複数記
憶するパリティ記憶手段と、 データバスから前記データ記憶手段にワード単位でデー
タを書き込み、また前記データ記憶手段からワード単位
のデータを所定数同時に前記データバスへ読み出す書き
込み／読み出し手段と、 前記書き込み／読み出し手段による読み出しまたは書き
込み対象となるワード単位のデータを選択するワード選
択手段と、 前記データ記憶手段に書き込まれるデータのパリティを
ワード単位で計算して前記パリティ記憶手段に書き込
み、前記データ記憶手段から読み出されるデータのパリ
ティをワード単位で計算して前記パリティ記憶手段に記
憶されている対応するパリティと比較するパリティ計算
手段とを備えたメモリシステムにおいて、 前記データ記憶手段は、前記パリティ計算手段によるパ
リティ計算の対象となるワード単位のデータが前記所定
数のワード単位のデータそれぞれの同一ビット位置とな
るように構成されており、 前記データ記憶手段における前記ワード選択手段により
選択されたワード単位のデータのビットの位置を前記デ
ータバスに選択的に接続する接続手段を備えたことを特
徴とするメモリシステム。 - 【請求項２】 所定数のビットで１ワードが構成され、
所定数のワードで１ウェイが構成されるデータが４ウェ
イ単位で記憶され、また読み出されるデータ記憶手段
と、 ワード単位のデータに対応するパリティビットを複数記
憶するパリティ記憶手段と、 データバスから前記データ記憶手段に４ウェイのデータ
を書き込み、また前記データ記憶手段から４ウェイのデ
ータの内の所定数を同時に前記データバスへ読み出す書
き込み／読み出し手段と、 前記書き込み／読み出し手段による読み出しまたは書き
込み対象となるウェイを選択するウェイ選択手段と、 前記ウェイ選択手段により選択されたウェイの内の前記
書き込み／読み出し手段による読み出しまたは書き込み
対象となるワード単位のデータを選択するワード選択手
段と、 前記データ記憶手段に書き込まれるデータのパリティを
ワード単位で計算して前記パリティ記憶手段に書き込
み、前記データ記憶手段から読み出されるデータのパリ
ティをワード単位で計算して前記パリティ記憶手段に記
憶されている対応するパリティと比較するパリティ計算
手段とを備えた４ウェイセットアソシアティブ方式のキ
ャッシュメモリシステムにおいて、 前記データ記憶手段は、前記パリティ計算手段によるパ
リティ計算の対象となるワード単位のデータが４ウェイ
それぞれの同一ワードのワード単位のデータそれぞれの
同一ビット位置となるように構成されており、 前記データ記憶手段における前記ウェイ選択手段及び前
記ワード選択手段により選択されたワード単位のデータ
のビットの位置を前記データバスに選択的に接続する接
続手段を備えたことを特徴とする４ウェイセットアソシ
アティブ方式のキャッシュメモリシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194764A JPH0749807A (ja) | 1993-08-05 | 1993-08-05 | メモリシステム及びキャッシュメモリシステム |
| US08/286,119 US5500814A (en) | 1993-08-05 | 1994-08-04 | Memory system and cache memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194764A JPH0749807A (ja) | 1993-08-05 | 1993-08-05 | メモリシステム及びキャッシュメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0749807A true JPH0749807A (ja) | 1995-02-21 |
Family
ID=16329855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5194764A Pending JPH0749807A (ja) | 1993-08-05 | 1993-08-05 | メモリシステム及びキャッシュメモリシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5500814A (ja) |
| JP (1) | JPH0749807A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024189774A1 (ja) * | 2023-03-14 | 2024-09-19 | ウルトラメモリ株式会社 | 演算システムおよび半導体集積回路モジュール |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666513A (en) * | 1996-01-05 | 1997-09-09 | Unisys Corporation | Automatic reconfiguration of multiple-way cache system allowing uninterrupted continuing processor operation |
| JP3732637B2 (ja) | 1997-12-26 | 2006-01-05 | 株式会社ルネサステクノロジ | 記憶装置、記憶装置のアクセス方法及び半導体装置 |
| KR100398954B1 (ko) * | 2001-07-27 | 2003-09-19 | 삼성전자주식회사 | 멀티웨이 세트 연관 구조의 캐쉬 메모리 및 데이터 판독방법 |
| JP4914034B2 (ja) * | 2005-06-28 | 2012-04-11 | セイコーエプソン株式会社 | 半導体集積回路 |
| US10672444B1 (en) * | 2018-12-13 | 2020-06-02 | Micron Technology, Inc. | Decoder unit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641305A (en) * | 1984-10-19 | 1987-02-03 | Honeywell Information Systems Inc. | Control store memory read error resiliency method and apparatus |
| JPS62210547A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | エラ−検出回路の診断方法 |
| JPH0786848B2 (ja) * | 1989-11-01 | 1995-09-20 | 三菱電機株式会社 | キャッシュメモリ |
-
1993
- 1993-08-05 JP JP5194764A patent/JPH0749807A/ja active Pending
-
1994
- 1994-08-04 US US08/286,119 patent/US5500814A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024189774A1 (ja) * | 2023-03-14 | 2024-09-19 | ウルトラメモリ株式会社 | 演算システムおよび半導体集積回路モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| US5500814A (en) | 1996-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20230342305A1 (en) | Victim cache that supports draining write-miss entries | |
| JP3799050B2 (ja) | 階層化された記憶項目とキャッシュタグを単一キャッシュアレイ構造に格納するキャッシュメモリ装置及び方法 | |
| US5091851A (en) | Fast multiple-word accesses from a multi-way set-associative cache memory | |
| JP2822588B2 (ja) | キャッシュメモリ装置 | |
| US7694077B2 (en) | Multi-port integrated cache | |
| US6405287B1 (en) | Cache line replacement using cache status to bias way selection | |
| US5490113A (en) | Memory stream buffer | |
| US5070502A (en) | Defect tolerant set associative cache | |
| US6868472B1 (en) | Method of Controlling and addressing a cache memory which acts as a random address memory to increase an access speed to a main memory | |
| JPS604494B2 (ja) | キヤツシユ記憶システム | |
| JPH10133947A (ja) | 統合されたプロセッサ・メモリ装置 | |
| US7836253B2 (en) | Cache memory having pipeline structure and method for controlling the same | |
| JP3236287B2 (ja) | マルチプロセッサシステム | |
| JPS6215896B2 (ja) | ||
| JP3900025B2 (ja) | 共有キャッシュメモリのヒット判定制御方法及び共有キャッシュメモリのヒット判定制御方式 | |
| US4774687A (en) | Advanced store-in system for a hierarchy memory device | |
| US5313602A (en) | Multiprocessor system and method of control over order of transfer of data between buffer storages | |
| US5761714A (en) | Single-cycle multi-accessible interleaved cache | |
| JPH03147038A (ja) | キャッシュメモリ | |
| US5452418A (en) | Method of using stream buffer to perform operation under normal operation mode and selectively switching to test mode to check data integrity during system operation | |
| US5890221A (en) | Method and system for offset miss sequence handling in a data cache array having multiple content addressable field per cache line utilizing an MRU bit | |
| JPH0749807A (ja) | メモリシステム及びキャッシュメモリシステム | |
| EP0600817A2 (en) | Dual-port array with storage redundancy | |
| US6374344B1 (en) | Methods and apparatus for processing load instructions in the presence of RAM array and data bus conflicts | |
| US20010034808A1 (en) | Cache memory device and information processing system |