JPH0786848B2 - キャッシュメモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセットアソシアティブ方式のキャッシュメモリ
に関する。

〔従来の技術〕

マイクロプロセッサの高速化に際しては、演算処理に必
要なデータがアクセスされるメインメモリのアクセス時
間がネックになる。一般的にメインメモリは大容量では
あるが比較的低速である。このため、マイクロプロセッ
サの高速化に際してはメインメモリのアクセス時間を短
縮することが必須である。

このようなメインメモリのアクセス時間の短縮の要求に
対してキャッシュメモリが実用化されている。

第２図はキャッシュメモリを使用した場合の一般的なマ
イクロプロセッサの概略構成を示すブロック図であり、
参照符号11はデータ処理装置（CPU）,12はメインメモ
リ,13はキャッシュメモリである。

キャッシュメモリ13は高速のバッファメモリであり、メ
インメモリ12の一部の領域のデータを予め格納してい
る。そしてたとえば、データ処理装置11からの要求に応
じてデータアクセスが行われる際に、そのデータがキャ
ッシュメモリ13に格納されているのであれば、メインメ
モリ12ではなくキャッシュメモリ13に対してデータアク
セスが行われる。従って、メインメモリ12が直接アクセ
スされる場合に比してキャッシュメモリ13がアクセスさ
れる場合には比較的高速でデータのリード／ライトが可
能になる。

なお、キャッシュメモリ13に格納されるデータは固定的
ではなく、データ処理装置11からの要求に応じてメイン
メモリ12の任意の領域のデータを格納することが可能に
構成されている。

ところで、キャッシュメモリの構成については種々の方
式があり、その一つとして４ウェイセットアソシアティ
ブ方式と称される方式がある。

以下、「１チップ・キャッシュ・メモリ μPD43608Rの
概要と活用方法」（インターフェーイス,No.123,1987年
８月，第241頁〜第257頁）と題された４ウェイセットア
ソシアティブ方式のキャッシュメモリについて第３図を
参照して説明する。

第３図において、参照符号１はデータ処理装置11により
要求されているアクセス対象のデータのメインメモリ12
におけるアドレス（要求アドレス）を示しており、上位
側から順にアドレスタグ1a,セットセレクト1b,ワードセ
レクト1cにて構成されている。

２はｎ個の領域（以下、各領域をエントリと称す）にて
構成されたアドレスタグメモリであり、要求アドレス１
の内のアドレスタグ1aを各エントリに一つずつ記憶す
る。なお、このアドレスタグメモリ２は４ウェイそれぞ
れに対応して４個備えられている。

３は同じくｎ個のエントリにて構成されたバリッドビッ
トメモリであり、対応するアドレスタグメモリ２のエン
トリに格納されているデータの有効／無効を表示するデ
ータが格納される。なお、このバリッドビットメモリ３
も４ウェイそれぞれに対応して４個備えられている。

４はｎ個のエントリにて構成されたデータメモリであ
り、それぞれのエントリには対応するアドレスタグメモ
リ２のエントリに格納されているアドレスタグ1aにて示
されるメインメモリ12の領域のデータが格納される。な
お、このデータメモリ４も４ウェイそれぞれに対応して
４個備えられている。

ところで、アドレスタグ1aにて示されるメインメモリ12
の領域は通常複数のアドレスであり、データメモリ４の
各エントリには複数のデータが格納される。本例ではデ
ータメモリ４のそれぞれのエントリには４ワードのデー
タが格納される。

５はワードセレクタであり、データメモリ４の一つのエ
ントリから出力される４ワードの内から一つのワードを
要求アドレス１のワードセレクト1cに従って選択し、ウ
ェイセレクタ９へ出力する。なお、このワードセレクタ
５も４ウェイそれぞれに対応して４個備えられている。

ウェイセレクタ９は４個のワードセレクタ５からそれぞ
れ一つずつ出力されるワードの内から一つをウェイ選択
信号に従って選択し、データバス10へ出力する。

８はアドレスタグ比較器であり、要求アドレス１のアド
レスタグ1aとアドレスタグメモリ２の各ウェイに格納さ
れているデータ（アドレスタグ）とを比較する。この比
較の結果が一致した場合には、アドレスタグ比較器８は
ヒット信号を出力する。なお、このアドレスタグ比較器
８もアドレスタグメモリ２に対応して４個備えられてお
り、比較結果が一致したアドレスタグ比較器８からウェ
イセレクタ９へウェイ選択信号が出力される。

このような従来の４ウェイセットアソシアティブ方式の
キャッシュメモリの動作は以下の如くである。

要求アドレス１は、アドレスタグ1aがアドレスタグ比較
器８に、セットセレクト1bはアドレスタグメモリ２及び
データメモリ４に、ワードセレクト1cはワードセレクタ
５にそれぞれ入力される。

アドレスタグメモリ２及びデータメモリ４はそれぞれの
エントリに既にデータ処理装置11から要求があったアド
レスのアドレスタグとそのアドレスによりメインメモリ
12から読出された４ワードのデータブロックが格納され
ている。

アドレスタグメモリ２及びデータメモリ４に対するアク
セスは、セットセレクト1bにてエントリアドレスを指定
することにより行われる。即ち、セットセレクト1bによ
り選択されたアドレスタグメモリ２のエントリに格納さ
れているアドレスタグが読出されてアドレスタグ比較器
８に与えられる。またセットセレクト1bにより選択され
たデータメモリ４のエントリからはデータブロックが読
出されてワードセレクタ５に与えられる。

ワードセレクタ５は与えられているワードセレクト1cに
従って、一つのデータブロック内の４ワードのデータか
ら一つのワードを選択してウェイセレクタ９へ出力す
る。一方、アドレスタグ比較器８はデータ処理装置11か
ら現在要求されている要求アドレス１のアドレスタグ1a
とアドレスタグメモリ２から読出されたアドレスタグと
を比較し、一致しているか否かを判定する。一致してい
る場合、アドレスタグ比較器８はヒット信号を出力する
と共に、ウェイセレクタ９へウェイ選択信号を出力す
る。

ところで前述の如く、このキャッシュメモリ13は４ウェ
イセットアソシアティブ方式であるので、アドレスタグ
メモリ2,データメモリ4,アドレスタグ比較器8,ワードセ
レクタ５及びウェイセレクタ９はそれぞれウェイ数に対
応して４個ずつ備えられている。従って、アドレスタグ
メモリ２及びデータメモリ４は同一のエントリに対して
最大で４個のアドレスタグ及びデータブロックを格納す
ることが可能である。また、各ウェイは並行して同一の
動作を行うので、アドレスタグ比較器８がヒット（一
致）と判定した場合には一つのエントリアドレスに対し
て同時に４個のアドレスタグが参照される。即ち、アド
レスタグ比較器８はアドレスタグメモリ２から読出され
た各ウェイのアドレスタグとデータ処理装置11から現在
要求されている要求アドレス１のアドレスタグ1aとの比
較を４ウェイ分同時に行い、ヒット／キャッシュミスを
判定する。

一方、データメモリ４から読出された各ウェイのデータ
ブロックはワードセレクタ５により一つのワードが選択
され、最後にウェイセレクタ９がアドレスタグ比較器８
から与えられるウェイ選択信号に従って一つのワードを
データバス10へ出力する。

第４図はデータメモリ４の１ビット分の回路構成を示す
回路図である。

第４図において、14はワード線,15はメモリセル,6はセ
ンスアンプである。

一つのセンスアンプ６にはデータメモリ４のエントリ数
分、即ち第３図の例ではデータメモリ４のエントリ数は
ｎであるからｎ個のメモリセル15が接続されている。そ
して、このようなセンスアンプ６にメモリセル15がｎ個
接続された回路が１ワードのビット数×ワード数分配列
されて一つのデータメモリ４が構成される。更にそれが
ウェイ数、即ち第３図の例では４個備えられている。

従って、１ワードのビット数を32、データメモリ４の１
エントリ当たりのワード数を４とすれば、第３図に示し
たキャッシュメモリ13のデータメモリ４は全部で １ワードのビット数×１エントリあたりのワード数×ウ
ェイ数即ち、 32×４×４ 個のセンスアンプ６が必要になる。

〔発明が解決しようとする課題〕

従来のキャッシュメモリでは、上述の如く各ウェイの各
ワードの各ビットそれぞれにセンスアンプを備えている
ので、その占有面積が大きくなる。このため、キャッシ
ュメモリの容量に比してチップ面積が大きくなり、また
逆にチップ面積が限られていればキャッシュメモリの容
量が小さくなる。更に、従来のキャッシュメモリでは４
ウェイ総てに対応するデータメモリ４からデータが読出
されて最後にウェイセレクタ９により一つのデータが選
択されるためデータメモリ４全体が稼働するので、消費
電流が非常に大きいという問題点がある。

本発明はこのような事情に鑑みてなされたものであり、
容量に比してセンスアンプ数を削減し、また消費電流を
も削減したキャッシュメモリの提供を目的とする。

〔課題を解決するための手段〕

本発明に係るキャッシュメモリは、データメモリを各ワ
ード単位の領域に分割してワードセレクタにて選択する
ようにし、ワード単位の各領域を更に各ウェイの同一ビ
ットを１単位として分割してセンスアンプに接続してあ
る。

〔作用〕

本発明のキャッシュメモリでは、まずワード単位でデー
タメモリの一部の領域が選択され、その領域において各
ビット単位でウェイが選択される。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るキャッシュメモリの一構成例を示
すブロック図であり、４ウェイセットアソシアティブ方
式で構成されている。

第１図において、参照符号１はデータ処理装置により要
求されているアクセス対象のデータのメインメモリにお
けるアドレス（要求アドレス）を示しており、上位側か
ら順にアドレスタグ1a,セットセレクト1b,ワードセレク
ト1cにて構成されている。

２はｎ個の領域（以下、各領域をエントリと称す）にて
構成されたアドレスタグメモリであり、データのアドレ
ス１の内のアドレスタグを各エントリに一つずつ記憶す
る。なお、このアドレスタグメモリ２は４ウェイそれぞ
れに対応して４個備えられている。

３は同じくｎ個のエントリにて構成されたバリッドビッ
トメモリであり、対応するアドレスタグメモリ２のエン
トリに格納されているデータの有効／無効を表示するデ
ータが格納される。なお、このバリッドビットメモリ３
も４ウェイそれぞれに対応して４個備えられている。

４はｎ個のエントリにて構成されたデータメモリであ
る。このデータメモリ４はワード単位で分割された4a,4
b,4c,4dの４個のデータ領域にて構成されている。更に
各データ領域4a,4b,4c,4dは１ワード分の第“0"ビット
から第“31"ビットまでの32ビット分の領域に分割さ
れ、各１ビット分の領域が更に４ウェイ分の領域に分割
されている。第１図には、ワード１のデータ領域4aの第
０ビットがそれぞれのウェイA,B,C,Dに対応する領域に
分割されていることが模式的に示されている。更に、各
１ウェイ分の領域はそれぞれｎ個のエントリに分割され
ている。

５はワードセレクタであり、本発明のキャッシュメモリ
では４ワードそれぞれに対応するデータ領域4a,4b,4c,4
dをワードセレクト1cに従ってこのワードセレクタ５が
選択して稼働させる。

９はウェイセレクタであり、各ウェイに対応してウェイ
選択線（本実施例では４本）9a,9b,9c,9dが備えられて
いる。４本のウェイ選択線9a,9b,9c,9dは後述するウェ
イ選択信号により選択されてアクティブにされる。ま
た、各データ領域4a,4b,4c,4dの各ウェイ分の領域は後
述するセンスアンプ６及び書込み回路７とそれぞれゲー
トを介して信号線にて接続されている。そして、ウェイ
選択線9a,9b,9c,9dがアクティブになることによりそれ
ぞれのゲートがオンしてセンスアンプ６または書込み回
路７とそれぞれのウェイ分の領域が接続される。

８はアドレスタグ比較器であり、要求アドレス１のアド
レスタグ1aとアドレスタグメモリ２の各ウェイのセット
セレクト1bにより指定されているエントリに格納されて
いるデータ（アドレスタグ）とを比較する。この比較の
結果が一致した場合には、アドレスタグ比較器８はヒッ
ト信号を出力する。なお、このアドレスタグ比較器８も
アドレスタグメモリ２に対応して、即ち４ウェイそれぞ
れに対応して４個備えられており、比較結果が一致した
アドレスタグ比較器８からウェイセレクタ９へウェイ選
択信号が出力される。

センスアンプ６は各データ領域4a,4b,4c,4dのそれぞれ
のビット分の領域に一つずつ備えられており、ウェイ選
択信号により選択されているいずれかのウェイ分の領域
から出力された信号を増幅してデータバス10へ出力す
る。

７は書込み回路であり、各データ領域4a,4b,4c,4dのそ
れぞれのビット分の領域に一つずつ備えられており、デ
ータバス10から入力された信号をウェイ選択信号により
選択されているウェイ分の領域へ入力して書込む。

本発明のキャッシュメモリはこのように構成されている
ので、センスアンプ６の数は １ワードのビット数×ワード数 となり、従来例として示した第３図と同容量の第１図の
構成では、 32×４ である。即ち、本発明のキャッシュメモリではセンスア
ンプ６の数はウェイ数ｍには無関係であり、ウェイ数ｍ
を増加させた場合にもセンスアンプ６の数が増加するこ
とはない。

このような本発明の４ウェイセットアソシアティブ方式
のキャッシュメモリの動作は以下の如くである。

要求アドレス１は、アドレスタグ1aがアドレスタグ比較
器８に、セットセレクト1bはアドレスタグメモリ２及び
データメモリ４の各データ領域4a,4b,4c,4dに、ワード
セレクト1cはワードセレクタ５にそれぞれ入力される。

アドレスタグメモリ２及びデータメモリ４はそれぞれの
エントリに既にデータ処理装置から要求があったアドレ
スのアドレスタグとそのアドレスによりメインメモリか
ら読出された４ワードのデータブロックが格納されてい
る。

アドレスタグメモリ２及びデータメモリ４に対するアク
セスは、セットセレクト1bにてエントリアドレスを指定
することにより行われる。即ち、セットセレクト1bによ
り選択されたアドレスタグメモリ２のエントリに格納さ
れているアドレスタグが読出されてアドレスタグ比較器
８に与えられる。また、ワードセレクタ５によりデータ
メモリ４のデータ領域4a,4b,4c,4dの内のいずれか一つ
のデータ領域が選択されて稼働状態になる。

たとえば、ワードセレクト1cによりワード１に対応する
データ領域4aが選択されたとする。またデータ領域4aの
ワード１の領域のセットセレクト1bにより一つのエント
リが、即ち４ウェイ分のデータブロックが選択される。

一方、アドレスタグ比較器８はデータ処理装置から現在
要求されている要求アドレス１のアドレスタグ1aとアド
レスタグメモリ２から読出されたアドレスタグとを比較
し、一致しているか否かを判定する。一致している場
合、アドレスタグ比較器８はヒット信号を出力すると共
に、ウェイセレクタ９へウェイ選択信号を出力する。

ところで前述の如く、本発明のキャッシュメモリは４ウ
ェイセットアソシアティブ方式であるので、アドレスタ
グメモリ２及びアドレスタグ比較器８はそれぞれウェイ
数に対応して４個ずつ備えられている。また、データメ
モリ４はワード単位で4a,4b,4c,4dの各データ領域に４
分割され、それぞれにウェイ数分のデータが存在する。

従って、アドレスタグメモリ２及びデータメモリ４は同
一のエントリに対して最大で４個のアドレスタグ及びデ
ータブロックを格納することが可能である。また、アド
レスタグメモリ２の各ウェイは並行して同一の動作を行
うので、アドレスタグ比較器８がヒット（一致）と判定
した場合には一つのエントリアドレスに対して同時に４
個のアドレスタグが参照される。即ち、アドレスタグ比
較器８はアドレスタグメモリ２から読出された各ウェイ
のアドレスタグとデータ処理装置から現在要求されてい
る要求アドレス１のアドレスタグ1aとの比較を４ウェイ
分同時に行い、ヒット／キャッシュミスを判定する。

一方、データメモリ４ではワードセレクタ５によりいず
れかのワードに対応するデータ領域4a,4b,4c,4dが選択
され、更にセットセレクタ1bにて指定されるエントリア
ドレスに従って４ウェイ分のデータが選択される。

ウェイセレクタ９がアドレスタグ比較器８からいずれの
ウェイがヒットしたかを示すウェイ選択信号を受取る
と、ウェイセレクタ９は対応するウェイ選択線9a,9b,9
c,9dのいずれかをアクティブにする。これにより、選択
されているウェイとセンスアンプ６及び書込み回路７と
が接続されるので、データメモリ４から要求アドレス１
に対応したデータがセンスアンプ６へ出力されて増幅さ
れ、データバス10へ出力される。

ところで、キャッシュメモリが正常に動作しているか否
かをテストするには、予め定められたテストパターンの
データをキャッシュメモリに一旦書込み、その書込まれ
たデータを読出した元のテストパターンのデータと比較
し、完全に一致していれば正常であると判断する。

上述のような本発明のキャッシュメモリをテストする際
の動作は以下のようになる。

まず、各ウェイ総てを同時に選択可能な状態とする。即
ち、データメモリ４にテストパターンのデータを書込む
際に、データバス10から書込み回路７を介してテストパ
ターンのデータを入力すると共に、総てのウェイが同時
に選択されるように総てのウェイ選択線9a,9b,9c,9dを
アクティブにする。このような操作により、書込み回路
７を介して各ウェイの同一のエントリに同じデータが入
力されるので、各ウェイの同一エントリの任意のデータ
ブロックに同一のテストパターンが書込まれる。

テストパターンのデータの書込みが終了すると、次に各
ウェイそれぞれから順にデータを読出してチェックし、
不良ビットの検出を行う。

なお、書込み回路７はセンスアンプ６と同数必要であ
り、従って従来例の説明では書込み回路については触れ
なかったが、本発明のキャッシュメモリでは書込み回路
の数も削減される。

以上の実施例では、４ウェイの場合について説明してい
るが、ウェイ数は２以上であればどのような数でも本発
明を適用することが可能であり、同様の効果を奏する。

〔発明の効果〕

以上に詳述した如く本発明のキャッシュメモリによれ
ば、従来のキャッシュメモリに比してセンスアンプの数
が削減されまたウェイ数が増加してもセンスアンプの数
は増加しないので、チップ上におけるセンスアンプの占
有面積が減少する。従って、キャッシュメモリの容量を
増大することが可能になり、また同一容量のキャッシュ
メモリであればチップ面積を縮小することが可能にな
る。更に、本発明のキャッシュメモリでは選択されたワ
ードのデータ領域のみが稼働するので、消費電流が大幅
に削減される等、優れた効果が発揮される。

また、テスト時には総てのウェイが選択可能になるの
で、同一のテストパターンのデータを同時にデータメモ
リに書込むことが可能になり、テスト時間の短縮が図れ
る。

【図面の簡単な説明】

第１図は本発明に係るキャッシュメモリの一構成例を示
すブロック図、第２図は一般的なマイクロプロセッサの
概略構成を示すブロック図、第３図は従来のキャッシュ
メモリの一構成例を示すブロック図、第４図はそのデー
タメモリの構成を示す回路図である。 １…要求アドレス、1a…アドレスタグ 1b…セットセレクト、1c…ワードセレクト ２…アドレスタグメモリ、４…データメモリ 4a,4b,4c,4d…データ領域、５…ワードセレクタ、６…
センスアンプ、７…書込み回路 ８…アドレスタグ比較器、９…ウェイセレクタ 9a,9b,9c,9d…ウェイ選択線 なお、各図中同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のワードデータをデータブロックとし
   て１エントリに格納し、少なくとも一つのエントリにて
   構成されるウェイを複数有するデータメモリと、 前記データメモリの一つのデータブロックを指定するア
   ドレスタグを１エントリに格納し、少なくとも一つのエ
   ントリにて構成されるウェイを複数有するアドレスタグ
   メモリと、 与えられたアドレスの一部により指定されるエントリに
   対応する前記アドレスタグメモリの内容と与えられたア
   ドレスのアドレスタグとを比較し、一致した場合に対応
   するデータメモリのエントリからデータブロックを出力
   させる比較器と、 与えられたアドレスの一部に従って前記複数のデータブ
   ロックから一つのワードを選択するワードセレクタと、 前記比較器の比較結果が一致したウェイに対応する前記
   データメモリのウェイを選択するウェイセレクタと、 前記データメモリから出力されるデータの各ビットをそ
   れぞれ増幅するセンスアンプと を備え、 前記データメモリから１ワードのデータを前記センスア
   ンプへ出力するキャッシュメモリにおいて、 前記データメモリをワード単位の領域に分割し、各領域
   をワードを構成するビット単位に分割して各ウェイの同
   一ビットを一単位として前記ウェイセレクタを介して前
   記センスアンプに接続し、前記ワードセレクタによりワ
   ード単位の領域を選択すべくなしてあることを特徴とす
   るキャッシュメモリ。