JPH01280850A - キヤツシユ装置およびそれを用いた情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ・〔産業上の利用分野〕 本発明はマイクロコンピュータシステムにおけるキャッ
シュ装置に係り、特にプロセッサ側のデ−９幅よりもメ
インメモリ側のデータ幅が大きい場合に好適なキャッシ
ュ装置に関する。

〔従来の技術〕

計算機システムにおいて、プロセッサのマシンサイクル
時間とメインメモリ動作サイクル時間のギャップを埋め
、システムの性能を向上させる技術として、キャッシュ
あるいはバッファメモリの技術が良く知られている。マ
イクロプロセッサを用いたシステムにおいても、プロセ
ッサのマシンサイクル時間の向上に伴ない、キャッシュ
を採用するシステムが増えてきている。従来キャッシュ
は、汎用のＲＡＭ部品と論理機能をもつ集積回路等を複
数個組番わせで構成していたが、最近では集積回路の集
積度向上に伴ない、キャッシュ装置を１チツプで構成す
る試みが見られる。

例えば、１９８６年のアイ・イー・イー・イーインター
ナショナル　ソリッド　ステート　サーキット　コンフ
ァレンス　プロシーデイングズ第５０頁（ＩＥＥＥ　Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　５ｔａｔｅＣ
ｉｒｃｕｉｔ　Ｃｏｎｆｅｒｅｎｅ　Ｐｒｏｃｅｅｄｉ
ｎｇ（１９８６）Ｐ、５０）に、また、１９８７年の同
じ会議のプロシーデイングズの第２６６頁から第２６７
頁においてこの例が見られる。

〔発明が解決しようとする課題〕

キャッシュ装置を１チツプで構成してキャッシュチップ
とした場合、チップの入出力信号数の制限によりそれが
接続されるプロセッサおよびメインメモリのデータバス
幅が制限される。これは、そのキ÷ツシュチツプが適用
できるシステム構成に制約を設けることになる。

本発明の目的は、単独にキャッシュ装置として動作可能
なキャッシュチップであり、さらにこのチップを複数個
接続することにより、メインメモリとのデータバス幅が
大きなシステムに対しても適用可能なキャッシュ装置を
提供することにある。

さらに本発明の目的は、上記のようにキャッシュチップ
を複数個接続した場合に、全体としてのキャッシュ容量
が増加しても、キャッシュ装置のアクセス時間の増加を
きたすことのないキャッシュ装置を提供することにある
。

〔課題を解決するための手段〕

上記目的を達成するために次のようなキャッシュ装置構
成を採用する。メインメモリとキャッシュ間のメモリデ
ータバス幅が、プロセッサとキャッシュ間のプロセッサ
データバス幅の２ｎ　（ｎ＝１．２．・・・）倍である
システムにおいて、　２ｍ（ｍ≦ｎ、ｍ＝１．２．・・
・）個のキャッシュチップによりキャッシュ装置を構成
する。また、メモリデータバスは２ｍ個の部分メモリデ
ータバスに分割し、第ｊ番目（１≦ｊ≦２ｍ）のキャッ
シュチップのメモリ側インタフェースに第ｊ番目の部分
メモリデータバスが接続し、また、すべてのキャッシュ
チップのプロセッサ側インタフェースにはプロセッサデ
ータバスが共通に接続する。各キャッシュチップにはデ
ータを保持するためのメモリであるデータアレイと、そ
のデータのアドレスの一部を示すタグ情報を保持するた
めのメモリであるアドレスアレイを有し、各キャッシュ
チップのアドレスアレイの中味は、常に一致するように
制御する。

〔作用〕

プロセッサからキャッシュ装置に対して、リードアクセ
ス要求が出された場合、各キャッシュチップは自分自身
のアドレスアレイを検索し、ヒツトあるいはミスヒツト
の判定を行なう。各キャッシュ内のアドレス・アレイの
内容は同一に保たれているので、この判定結果はすべて
のキャッシュチップ内で同じである。各キャッシュチッ
プはプロセッサから送出されたアドレスの下位ビットに
より、プロセッサからのアクセスが自分自身を選択して
いるか否かを判断し、選択されたキャッシュチップ内の
データ・アレイ内に保持されているデータをプロセッサ
データバスを介して、プロセッサに返す。

一方、プロセッサのリード・アクセスに対して、ミスヒ
ツトであれば、やはりアドレスの下位ビットにより選択
されたキャッシュチップから、メインメモリに対してブ
ロック転送要求が出る。この結果、メインメモリからメ
モリデータバス上にデータが送出されるが、各キャッシ
ュチップは自分自身に１妾続された部分メモリデータバ
ス上のデータをデータアレイの中に取込む。また、すべ
てのキャッシュチップのアドレスアレイにはキャッシュ
装置に取込まれるブロックのタグ情報を登録する。

プロセッサからキャッシュ装置に対してライト・アクセ
スが来る場合、すべてのキャッシュチップは自分自身の
アドレス・アレイを検索する。検索の結果ヒツトしてい
ればアドレスの下位ビットにより選択されたキャッシュ
チップ内にプロセッサデータバス上のデータが取込まれ
、そのチップ内のデータアレイにそのデータが書込まれ
る。さらに、選択されたキャッシュチップを介して、そ
れに接続された部分メモリデータバス上にデータが送出
され、メインメモリにそれが書込まれる。

ライト・アクセスでヒツトしなかった場合には、選択さ
れたキャッシュチップ内のデータ・アレイの中にデータ
を書込まず、このキャッシュチップを介してメインメモ
リにだけデータを書込む。

以上のようにして、複数のキャッシュチップを、前列に
つなぐことによって、メインメモリ側のデータバス幅が
大きいシステムにおいても、矛盾なく動作するキャッシ
ュ装置を構成することができる。

〔実施例〕

以−ト、本発明の一実施例を図面を用いて説明する。

第１図は、プロセッサ１とメインメモリ４の間に２つの
キャッシュチップ２，３を置き、この２つのキャッシュ
チップによりキャッシュ装置を構成する例である。、２
つのキャッシュチップは同じ内部構成をもつ同一のチッ
プである。このシステムにおいてプロセッサデータバス
（以下、ＰＤＢ）１１のデータ幅は４バイトであり、メ
インメモリ側のメモリデータバスのデータ幅は８バイト
であり、２つの４バイト幅の部分メモリデータバス（以
下、ＭＵＤＢ、ＭＬＤＢ）１４．１５に分かれている。

　ＭＬＩＤ旧４は８バイトのうち上位４バイト用のバス
であり、ＭＬＤＢ１５は下位４バイト用のバスである。

ＭＵＤＢ１４はキャッシュチップ２のメモリ側データイ
ンタフェースに接続され、旧、Ｄ）１１５はキャッシュ
チップ３のメモリ側データインタフェースに接続される
。メインメモリ４の一度にアクセスできる単位は最大８
バイトである。ＰＤＨＩＩはキャッシュチップ２，３の
プロセッサ側データインタフェースに共通につながれる
。プロセッサ１からのアドレスはプロセッサアドレスバ
ス（以下、ＰＡＢ）１０上に送出され、キャッシュチッ
プ２゜３に共通に入力される。ＰＡＢ　１０は４バイト
単位のアドレッシングをするアドレス線であり、３０ビ
ツトの幅を持つ。このＰＡ）３１０の最下位ビット５０
により、メインメモリのアクセス単位である８バイトの
データにおいて、プロセッサ１からアクセスされた４バ
イトが上位（最下位ビット５０の値が０）にあるか、あ
るいは下位（最下位ビット５０の値が１）にあるかが決
まる。最下位ビット５０はインバータ５３を通してキャ
ッシュチップ２のチップセレクト人力５１に入力される
。キャッシュチップ３のチップセレクト入力には最下位
ビット５０がそのまま人力される。

信号群１２はプロセッサ１とキャッシュチップ２．３と
の間のインタフェースを制御する信号群であり、キャッ
シュチップ２，３に対しては共通に入出力される。

１３はキャッシュ装置からメインメモリ４に対するメモ
リアドレスバス（以下、ＭＡＲ）であり。

キャッシュチップ２，３のいずれか一方からアドレスが
送出される。

１６はキャッシュ装置とメインメモリ４間のインタフェ
ースを制御する制御信号群であり、キャッシュチップ２
，３に対して共通に入出力される。

キャッシュチップ２，３内のメモリ５，７はタグ情報を
保持するアドレスアレイであり、メモリ６．８はデータ
を保持するデータ・アレイである。

アドレスアレイ５，７の内容は常に一致している。

データアレイ６には８バイトデータのうち上位４バツト
が保持され、データアレイの８には下位４・バイトが保
持される。

キャッシュチップ２，３対する入力線６０゜６１は、動
作モードを指示する。キャッシュチップを単独で用いる
場合、すなわち、メインメモリのデータ幅が４バイトの
時にはこの入力を′０′固定にしておき、本実施例のよ
うに複数並列で使用する場合には１１′に固定する。

第２図はキャッシュチップ２の内部構成を示す。

本キャッシュチップは２ウエイのセット・アソシアティ
ブ方式をサポートし、ライト方式としてはライト時にメ
インメモリを更新するライトスルー方式を用いている。

また、キャッシュチップとしてのブロック長は４バイト
であり、本実施例のように２チツプ構成で使用する場合
には、キャッシュ装置としてのブロック長は８バイトと
なる。

アドレスアレイ５は第１ウェイ５−１と第２ウェイ５−
２からなる６それぞれのウェイの構成は８１９２カラム
Ｘ１８ビツトである。この１８ビツトの内分けは、タグ
の１７ビツトとタグの有効性を示す有効ビットの１ビツ
トである。一方、データアレイ６も第１ウェイ６−１と
第２ウェイ６−２から成る。それぞれのウェイの構成は
８１９２カラムＸ３２ビツトである。データアレイ６の
第１ウエイ（第２ウエイ）　６−１　（６−２）のある
カラムにメインメモリ６のデータが保持されている場合
に、アドレスアレイ５の第１ウエイ（第２ウエイ）５−
１（５−２）の対応するカラムにそのデータのアドレス
のタグフィールドが格納され、有効ビットが１となって
いる。

第３図によってプロセッサ１から送出されるアドレスの
アドレスビット３０ビツトの内分けを説明する６（１）
はメインメモリデータ幅が４バイトの場合、すなわち、
キャッシュチップを曝独で用いる場合である。この時は
第Ｏから第１６ビツトがタグフィールドとなり、キャッ
シュチップ２のタグ入力１０−１に入力され、第１７か
ら第２９ビツトがカラムフィールドとなり、カラム入力
１０−２に入力される。（２）は本実施例の場合であり
、第０から第１５ビツトがタグフィールドとなり、第１
６から第２８ビツトがカラムフィールドになる。第２９
ビツトはワード位置フィールドで、この値が０になるか
１になるかによって８バイトの中でアクセスワードが上
位４バイトか下位４バイトかで決定される。（２）の場
合には、タグフィールドの１６ビツトと最下位ビットに
ワード位置フィールドの１ビツトが結び付けられ、キャ
ッシュチップ２のタグ入力１０−１に入力され、カラム
フィールドの１３ビツトはそのままカラム入力１０−２
に入力される。

カラム人力１０−２はアドレスアレイ５とデータアレイ
６のカラム選択に直接用いられる。タグ入力はタグ修飾
回路２０．メモリアドレス変換回路２３に入力される。

タグ修飾回路２０の内部構成を第４図に示す。

この回路の入力１０−１の第０から第１５ビツトはその
まま出力３１の第Ｏから第１５ビツトに出力され、動作
モード指定入力６０の値が０（単独モード）の時には第
１６ビツト目もそのまま出力される。６０の値が１（並
列動作モード）の時には第１６ビツト目の出力は強制的
に１とされる。

これによりメインメモリのデータ幅が８バイトの時には
、タグフィールドのビット長が実質的に１ビツト減るよ
うにしている。

次に、メモリアドレス変換回路２３の内部構成を第５図
に示す。１６−ａから２９−ａは２人力のセレクタであ
り、動作モード指定入力６０の値が０（単独モード）の
時には、各セレクトの上側の入力が選択される。この時
には、入力１０−１と入力１０−２の第０〜１５ビツト
がそのまま出力３６の第０〜２９ビツトに送られる。動
作モード指定入力６０の値が１（並列動作モード）の時
には、各セレクタの下側の入力が選択される。この時に
は、入力側の第０〜１５ビツトはそのまま出力側の第０
〜１５ビツトに送られるが、第１６ビツトは第２９ビツ
トに、第１７〜２９ビツトは第１６〜２８ビツトに送ら
れる。これにより、第３図の（２）に示したようにタグ
入力１０−１とカラム入力１０−２に入力したアドレス
ビット位置を元にもどしている。

第２図にもどり、４３．４４はアドレスアレイ５の第１
ウェイ５−１．第２ウェイ５−２に付属するヒツト判定
回路である。４３（４４）の１つの入力は第１ウェイ５
−１　（第２ウェイ５−２）からの読み出された値であ
り、もう−力の人力はタグ修飾回路２０を通った後のタ
グ入力１０−１の信号線３１である。信号線；３１の値
とアドレスアレイ５から読み出されたタグの値が一致し
て、かつ有効ビットが１の時に、ヒツト信号４５　（４
６）が１となり、検索の結果ヒツトしたことが報告され
る。このヒツト信号４５．４６は高々どちらか一方だけ
が１となる。キャッシュ制御回路２２はこのヒツト信号
４５．４６を受取り、キャッシュチップ全体の制御を行
なう。

４２は２人力のセレクタであり、１つの入力はデータア
レイ６の第１ウェア６−１からの読み出しデータ信号４
０であり、もう１つの入力は第２ウェイ６−２からの読
み出しデータ信号４１である。ヒツト（８号４５．４６
が選択制御に用いられる。ヒツト信号４５（４６）の値
が１である時には、４０（４］、）が選択される。選択
された結果はトライステートバッファ２４を介してＰＤ
Ｂｉｔに流される。このように１チツプ上にアドレスア
レイ５．データアレイ６を載せているため、上記検索、
選択パスを同一チップ上で行なえ、スピード而でのメリ
ットが大きい。

２４．２５，２６，２７，２８はトライステートの出カ
バソファであり、２つのキャッシュチップ２，３の出力
信号が共通につながれる場合や入出力共通のバス信号に
おいて、２つのキャッシュチップ２，３の出力がぶつか
らないように、また、メインメモリ４との出力がぶつか
らないように制御される。

１２−１．１２−２はそれぞれプロセッサ１に対してキ
ャッシュチップ２，３から出力される制御出力信号と、
キャッシュチップ２，３へ入力される制御入力信号であ
る。

１６−１．１６−２はそれぞれメインメモリ４に対して
キャッシュチップ２，３から出力される制御出力信号と
、キャッシュチップ２，３へ入力される制御入力信号で
ある。

次に、第１図、第２図にもとづいて２つのキャッシュチ
ップ２，３から構成されるキャッシュ装置の動作につい
て説明する。

（］）ププロセラのリード動作 プロセッサ１からリードの起動がががった場合。

キャッシュチップ２，３はＰＡＢ　１０上のアドレスに
よりアドレスアレイ５，７の検索を行ない、ヒツト信号
４５．４６によりその結果が報告される。ヒツト（ヒツ
ト信号４５．４６のどちらか一方の値が１である時）し
た場合には、データアレイ６から読み出されたデータが
セレクタ４２を通り、内部データバス７０に送られる。

アドレスビットの第２９ビツト目が０の場合にはキャッ
シュチップ２のチップセレクト人力５１に１が入るため
に、キャッシュ制御回路２２がトライステートバッファ
２４，２５を導通状態として、データアレイ６から読出
されたデータをＰＤＢＩＬに送出し、また、制御出力信
号１２−１を介して、プロセッサ１にデータ完了報告等
を出す。この時に、アドレスビットの第２９ビツト目が
Ｏの場合にはキャッシュチップ３のチップセレクト入力
にはＯが入るために、キャッシュチップ３内のトライス
テートバッファ２４．２５は導通状態とならない。

第２９ビツト目の値が１の場合には上記キャッシュチッ
プ２と３の立せが入れ換わる。以下、第２９ビツト目の
値が０として説明を行なう。

ミスビット（ヒツト信号４５．４６のどちらも１となら
ない）の場合には、キャッシュチップ２のメインメモリ
側のトライステートバッファ２６゜２８が導通状態とな
り、ＭＡＢ１３にはブロック転送用のメインメモリのア
ドレスが送出される。

一方、制御出力信号１６−１からはメインメモリ４をア
クセスするための起動信号、リード指示信号等が送出さ
れる。メインメモリ４からは８バイトデータが転送され
てくるが、その上位４バイトはＭＵＤＢ１４を介して、
キャッシュチップ２に取込まれ、信号線３３よりデータ
アレイ６の第１ウェイ６−１あるいは第２ウェイ６−２
に書込まれる。

この時、アドレスアレイ５の対応するウェイには信号線
３１よりタグが書込まれ、またそれに付属°する有効ビ
ットに１が書込まれる。また、キャッシュチップ２のト
ライステートバッファ２４゜２５は４通状態になってお
り、ＭＩＤＩ３１４より取込まれたデータは内部データ
バス７０．バッファ２４を介して、ＰＤＢＩＩに送出さ
れ、プロセッサ１にデータが送られる。また、これに伴
ない制御出力信号１２−１からデータ完了報告が出され
る。

上記ブロック転送の動作中、キャッシュチップ３のキャ
ッシュ制御回路はトライステートバッファを導通状態に
はしないが、それ以外はキャッシュチップ２と同じ内部
制御を同時に行なう。すなわち、メインメモリ４から８
バイトのデータが転送されてきた時には、ＭＬＤＢ１５
を介してデータアレイ８に下位４バイトのデータを書込
み、一方、アドレスアレイ７にはタグを書込み、付属す
る有効ビットを１にする。この時、アドレスアレイ７に
書込まれるタグの値は、キャッシュチップ２内のアドレ
スアレイ５に書込まれる値と同一である。

このため、アドレスアレイ５とアドレスアレイ７の内容
は常に一致することになる。

（２）プロセッサのライト動作 プロセッサ１からライトの起動がかかった場合。

キャッシュチップ２，３はＰＡＢ　１０上のアドレスに
よりアドレスアレイ５，７の検索を行ない、ヒツト信号
４５．４６によりその結果が報告される。以下の説明に
おいてアドレスビットの第２９ビツト目は０と仮定する
。ヒツトした場合には、ＰＩ）Ｂ　１１上のライト・デ
ータを信号線３２を介してデータアレイ６に書込む。キ
ャッシュチップ３でも同様にデータアレイ８にライト・
データが書かれる。

本キャッシュ装置はライト・スル一方式であるので、メ
インメモリ４にもプロセッサ１からのライト・データを
書込むがアドレスビットの第２９ビツト目が０であるの
で、キャッシュチップ２のチップセレクト入力が１とな
り、キャッシュチップ２がメインメモリ４への書込みを
行なうことになる。このため、キャッシュチップ２のキ
ャッシュ制御回路２２はトライステートバッファ２６゜
２７．２８を導通状態にしてＭＡＢ１３にはライト・ア
ドレスを１ＭＵＤＢ１４にはＰＤＢ　１１と内部データ
バス７１を介してライト・データを、制御出力信号１６
−１にはメインメモリ４へ書込むための制御信号を送出
する。その後、メインメモリ４から書込み完了報告がく
ると、プロセッサ１に対しても、キャッシュチップ２か
ら完了が報告される。このために、キャッシュチップ２
のトライステートバッファ２５は導通状態となっている
。

キャッシュチップ３は、この期間キャッシュチップ２と
同じ内部動作を行なっているが、トライステートバッフ
ァ２５，２６，２７．２８を導通状態にすることはない
。

ミスヒツトの場合には、データアレイ６．８にライトデ
ータの書込みは行なわない以外、メインメモリ４に対す
る書込み動作は上記と同じである。

アドレスビットの第２９ビツト目が１の場合には、キャ
ッシュチップ３に対するチップセレクト入力が１となり
、上記説明におけるキャッシュチップ２と３の立場が入
れかわる。

以上、並列動作モードの説明を行なったが、キャッシュ
チップをｍ独で用いシステムの場合には、動作モード指
定入力を０固定にして、チップセレクト入力を１１１固
定にすれば、１つのチップで矛盾なくキャッシュ装置と
して動作する。

〔発明の効果〕

本発明によれば、単独にキャッシュ装置として動作がで
き、さらに複数個接続することにより、メインメモリと
のデータバス幅が大きなシステムにもキャッシュ装置と
して適用が可能なキャッシュ装置を得ることができる。

また、本発明によれば、接続した数だけキャッシュ容量
も増え、また、複数接続したにもかかわらずキャッシュ
装置としてアクセス時間は増加しない。

【図面の簡単な説明】

第１図は本発明の一実施例である情報処理システムのキ
ャッシュ構成図、第２図は第１図におけるキャッシュの
内部構成図、第３図はキャッシュに入力するアドレスビ
ットの内訳を示す図、第４図は第２図におけるタグ修飾
回路の内部構成図、第５図は第２図におけるメモリアド
レス変換回路の内部構成図である。 １・・・プロセッサ、２，３・・・キャッシュチップ、
４・・・メインメモリ、５，７・・・アドレスアレイ、
６゜８・・・データアレイ、２０・・・タグ修飾回路、
２３・・・メモリアドレス変換回路。

Claims (1)

1. 【特許請求の範囲】 １、情報処理装置のキャッシュ装置であつて、該キャッ
   シュ装置が２ｍ個の同一構造を持つ部分キャッシュ装置
   に分割されており、第ｊ番目（１≦ｊ≦２ｍ）の該部分
   キャッシュ装置は第ｊ番目の該部分メモリデータバスに
   接続され、すべての該部分キャッシュ装置は該プロセッ
   サデータバスに接続されることを特徴とするキャッシュ
   装置。 ２、該部分キャッシュ装置はデータを保持する第１のメ
   モリとデータに付属するタグ情報を保持する第２のメモ
   リを有し、該第２のメモリに保持されタグ情報の内容は
   すべての該部分キャッシュ装置において一致させること
   を特徴とする請求項１記載のキャッシュ装置。 ３、データを処理するプロセッサと、データを格納する
   メインメモリと、該プロセッサと該メインメモリの間に
   位置し、データを一時的に保持するキャッシュ装置から
   成り、該キャッシュ装置と該メインメモリ間のメモリデ
   ータバスの幅が、該キャッシュ装置と該プロセッサ間の
   プロセッサデータバスの幅の２ｎ倍（ｎ＝１、２、３、
   ・・・）であり、該メモリデータバスが２ｍ（ｍ≦ｎ、
   ｍ：１、２、・・・）個の部分メモリデータバスに分割
   される情報処理装置において、該キャッシュ装置が２ｍ
   個の同一構造を持つ部分キャッシュ装置に分割され、第
   ｊ番目（１≦ｊ≦２ｍ）の該部分キャッシュ装置は第ｊ
   番目の該部分メモリデータバスに接続され、すべての該
   部分キャッシュ装置は該プロセッサデータバスに接続さ
   れることを特徴とする情報処理装置。