JPH0836525A - 多重アクセスキャッシュ記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 面積を増加させることなく、２つ以上のデー
タ転送命令による、データの書き込み・読み出しを、同
時に実行することが可能なキャッシュ記憶装置を提供す
ること。 【構成】 それぞれ独立してアクセス可能な複数個のタ
グメモリと、それぞれ独立してアクセス可能な複数個の
データメモリと、複数のデータ転送命令のアクセスアド
レスから、前記複数のデータ転送命令が同時にアクセス
可能どうかを判定するアドレス判定回路と、前記アドレ
ス判定回路の判定結果に基づき、前記各メモリをそれぞ
れ独立して制御して、２つ以上のデータ転送命令によ
る、データの書き込み・読み出しを、同時に実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ、
汎用計算機等に使用されるキャッシュ記憶装置に係わ
り、特に、複数のデータ転送命令により、データの書き
込み・読み出しを同時に実行することが可能な多重アク
セスキャッシュ記憶装置に関する。

【０００２】

【従来の技術】データ転送命令であるロード命令・スト
ア命令は、ＲＩＳＣ型命令セットプロセッサに共通した
命令であり、ロード命令とは、主記憶に格納されたデー
タをプロセッサのマシンレジスタに転送する命令であ
り、ストア命令は、その反対にプロセッサのマシンレジ
スタに格納されたデータを主記憶に転送する命令であ
る。

【０００３】ロード・ストア命令は、主記憶上の変数を
参照、更新するための基本的命令である。

【０００４】ＲＩＳＣ以外の命令セット、例えば、ＣＩ
ＳＣ命令でも、主記憶に格納されたデータをマシンレジ
スタに転送する、また、マシンレジスタに格納されたデ
ータを主記憶に転送する動作があり、あるいは、その転
送の際に演算を行うものもあるが、これらの動作もデー
タアクセスが行われるという観点からはロード・ストア
命令と同様であり、それらも本明細書中ではロード・ス
トア命令と称する。

【０００５】データキャッシュを有するプロセッサの場
合、キャッシュがヒットする限りには主記憶のアクセス
はキャッシュメモリのアクセスによって代用して達成さ
れる。

【０００６】その場合、ロード命令のデータ転送は、物
理的にはデータキャッシュからマシンレジスタへのデー
タ転送となり、ストア命令のデータ転送は、物理的には
マシンレジスタからデータキャッシュへのデータ転送と
なる。

【０００７】一方、スーパースカラ型プロセッサとは、
１クロックサイクル当り複数の命令を実行するために、
命令処理ハードウェア（例えば演算器）を、１クロック
サイクル当り１命令を処理する場合と比較して多重に備
え、その多重のハードウェアを並列に実行させるプロセ
ッサ装置のことをいう。

【０００８】スーパースカラ型プロセッサに関する従来
技術の一例が、１９９２年２月開催の1992 IEEE / Inte
rnational Solid-state Circuits Conference (ISSCC),
スライド集 (Slide Supplement), pp. 74, 75, 212、
タイトル ”A Three-Million-Transistor Microprocess
or” に記載されている。

【０００９】当該文献の第４、第５のスライドでは、３
個の命令が並列に処理される様子が図示されている。

【００１０】ただし、このプロセッサでは、１クロック
あたりに同時に実行できるロード・ストア命令は最大１
個であり、該文献の第４、第５のスライドでも１クロッ
クに複数のロード・ストア命令が実行されるケ−スは見
当たらない。

【００１１】また、スーパースカラ型プロセッサに関す
る従来技術の他の例が、１９９４年２月開催の1994 IEE
E / International Solid-state Circuits Conference
(ISSCC)論文集 pp.204, 205, 339, タイトル "A 300MIP
S, 300MFLOPS Four-Issue CMOS Superscalar Microproc
essor" に記載されている（以下、本文献を、文献［Ｉ
ＳＳＣＣ９４］と称す）。

【００１２】当該文献［ＩＳＳＣＣ９４］によれば、１
クロックあたりに２個のロード・ストア命令が実行可能
である。

【００１３】また、当該文献［ＩＳＳＣＣ９４］によれ
ば、２個のロード・ストア命令を並列に実行するために
２ポートメモリセルがデータキャッシュに使用されてい
る（文献［ＩＳＳＣＣ９４］、右段２５行目，”ｄｕａ
ｌ−ｐｏｒｔｅｄ”参照）。

【００１４】２ポートメモリセルとは、１ポートメモリ
セルと比較してワード線、データ線をそれぞれ２重に有
するメモリセルのことをいい、同時に２つのアドレスの
アクセスができることが特徴である。

【００１５】同様にして、３ポート以上のメモリが実現
可能であることも、従来から知られている。

【００１６】また、スーパースカラ型プロセッサに関す
る従来技術の他の例が、１９９２年８月に米国スタンフ
ォード大学で開催された”Hot Chips IV” （第４回ホ
ットチップス）論文集内の ”SuperScalar Architectur
e of the P5, Intel's NextGeneration Microprocesso
r” に記載されている（以下、本文献を、文献［ＨＯＴ
９２］と称す）。

【００１７】当該文献［ＨＯＴ９２］の４ページ目に
は、”Ｄｕａｌ−Ａｃｃｅｓｓ Ｄａｔａ Ｃａｃｈ
ｅ”なる図面があり、２ポートのキャッシュタグ、１ポ
ートのキャッシュデータの図が記載されており、そのキ
ャッシュによって、Ｕパイプ、Ｖパイプからの２つのロ
ード・ストアアクセスを並列して達成していると推測で
きる。

【００１８】また、同図の中には、”Ｂａｎｋ Ｃｏｎ
ｆｌｉｃｔ Ｄｅｔｅｃｔ”回路の出力が１ポートのキ
ャッシュデータに至っている。

【００１９】このことより、２つのロード・ストアアク
セスを行う際に複数のバンクに対して独立したアクセス
を行うと推測できる。

【００２０】具体的に例示すると、データキャッシュが
２バンクに分けられており、２バンクに分けられたデー
タキャッシュをバンク０、バンク１と呼ぶことにする
と、Ｕパイプが発するロード・ストア要求をバンク０
に、Ｖパイプが発するロード・ストア要求をバンク１に
割り当てることによって２つのロード・ストアアクセス
を行うことである。

【００２１】しかしながら、前記文献［ＨＯＴ９２］で
は、バンクに分けられているのはキャッシュデータのみ
であり、キャッシュタグ部分のメモリはバンクに分けら
れていない。

【００２２】また、２つのロード・ストアアクセスを並
列に受理するため、キャッシュタグ部分のメモリに２ポ
ートメモリが必要になっていると推測できる。

【００２３】一方、バンク分けされたキャッシュメモリ
に関する従来技術の一例が、１９９１年１０月開催の19
91 IEEE International Conference on Computer Desig
n論文集, pp.128-131, タイトル ”On-chip Multiple S
uperscalar Processors with Secondary Cache Memorie
s” に記載されている。

【００２４】当該文献には、２個のプロセッサ、および
バンク分けされた複数の２次キャッシュメモリ（Ｆｉ
ｇ．２のＳＣ０，．．．，ＳＣ３）が記載されている。

【００２５】当該文献のＦｉｇ．３に示されるタイミン
グ図では、ＳＣ０，ＳＣ１，ＳＣ２が時間的にオーバー
ラップしてアクセスされているが、それらの間のスター
ト時間は最低１クロックずれている。

【００２６】また、この２次キャッシュメモリは、１次
キャッシュメモリ（Ｆｉｇ．１のＩＣ１，ＤＣ１，ＩＣ
２，ＤＣ２）のキャッシュミスの際のブロック置換処理
に用いられているのみであり、プロセッサのキャッシュ
ヒットの場合に機能しない。

【００２７】また、当該文献では１つのプロセッサ（正
確には１つの命令流を処理する装置）から１クロックあ
たりに２個のロード・ストア命令が実行可能とはなって
いない。

【００２８】

【発明が解決しようとする課題】前記文献［ＩＳＳＣＣ
９４］および文献［ＨＯＴ９２］では、アドレスアレ
イ、データアレイのいずれか一方に、複数ポートセル
(２ポートセル、３ポートセル、．．．）を用いるた
め、メモリセルの１ビット当たりの面積が大きくなると
いう問題点があった。

【００２９】さらに、前記文献のアイディアの延長線上
では、１クロックに３個のロード・ストア命令を並列に
実行するために３ポートメモリセルが必要となる。

【００３０】しかし、２ポートセルを３ポートセルにす
るのは、メモリセルのうち配線に依存する部分の面積は
ポート数の２乗に比例するため、面積制約の点から一層
困難であるという問題点があった。

【００３１】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、キャッ
シュ記憶装置において、面積を増加させることなく、２
つ以上のデータ転送命令による、データの書き込み・読
み出しを、１つのクロックで同時に実行することが可能
となる技術を提供することにある。

【００３２】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。

【００３３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものによって得られる効果を簡単に
説明すれば、下記の通りである。

【００３４】（１）複数のデータ転送命令による、デー
タの書き込み・読み出しを同時に実行することが可能な
多重アクセスキャッシュ記憶装置であって、それぞれ独
立してアクセス可能な複数個のタグメモリと、それぞれ
独立してアクセス可能な複数個のデータメモリと、前記
複数のデータ転送命令に基づく書き込みデータを、対応
するデータメモリに転送する第１の手段と、前記複数個
のデータメモリから読み出したデータを、前記複数のデ
ータ転送命令に基づく読み出しデータとして転送する第
２の手段と、前記複数のデータ転送命令のアクセスアド
レスが入力され、前記複数のデータ転送命令が同時にア
クセス可能どうかを判定するアドレス判定回路と、前記
アドレス判定回路の判定結果に基づき、前記各メモリ、
各手段を制御する制御回路とを具備することを特徴とす
る。

【００３５】（２）前記（１）の手段において、前記そ
れぞれ独立してアクセス可能な複数個のタグメモリが、
複数個のタグメモリと、データ転送命令のアクセスアド
レスの一部であるキャッシュラインアドレスの１つを、
前記複数のデータ転送命令のキャッシュラインアドレス
の中から選択してタグメモリに入力する、複数個のタグ
メモリ毎に設けられ複数個のタグメモリに対して別個な
セレクト結果を達成する複数個のキャッシュラインセレ
クタとから構成され、前記それぞれ独立してアクセス可
能な複数個のデータメモリが、複数個のデータメモリ
と、データ転送命令のアクセスアドレスの一部であるワ
ードアドレスの１つを、前記複数のデータ転送命令のワ
ードアドレスの中から選択してデータメモリに入力す
る、複数個のデータメモリ毎に設けられ複数個のデータ
メモリに対して別個なセレクト結果を達成する複数個の
ワードセレクタとから構成され、前記制御回路が、前記
アドレス判定回路の判定結果に基づき、前記各メモリ、
各セレクタ、および、各手段を制御することを特徴とす
る。

【００３６】（３）前記（１）または（２）の手段にお
いて、前記複数個のタグメモリが、１個のタグメモリが
分割されて構成され、前記複数個のデータメモリが、１
個のデータメモリが分割されて構成されることを特徴と
する。

【００３７】

【作用】前記手段によれば、キャッシュ記憶装置におい
て、それぞれ独立してアクセスされるタグメモリとデー
タメモリとを複数個設け、また、複数のデータ転送命令
のアクセスアドレスに基づき、前記複数のデータ転送命
令が同時にアクセス可能どうかを判定する。

【００３８】そして、前記判定結果に基づいてタグメモ
リとデータメモリとを制御するようにしたので、複数の
データ転送命令に基づくデータの書き込み・読み出し
を、面積を増加させることなく、１クロックで同時に実
行することが可能となる。

【００３９】さらに、１つのタグメモリとデータメモリ
とを分割して、それぞれ独立にアクセスされるタグメモ
リとデータメモリとを構成するようにしたので、面積を
さらに低減させることが可能となる。

【００４０】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００４１】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００４２】図１は、本発明の一実施例である多重アク
セスキャッシュ記憶装置のデータアレイ部の概略構成を
示すブロック図である。

【００４３】図１において、１００はデータアレイ部、
１０１，１１１，１２１，１３１はデータメモリ、１０
２，１１２，１２２，１３２はデータメモリの６４ビッ
トの書き込みデータ１０３，１１３，１２３，１３３は
データメモリの６４ビットの読み出しデータ、１０４，
１１４，１２４，１３４は８ビットのデータメモリのワ
ードアドレス、１０５，１１５，１２５，１３５は３入
力セレクタ、１４１，１４２，１４３は第１，第２，第
３のロード・ストア命令のワードアドレス、１４４，１
４５，１４６は第１，第２，第３のストア命令のストア
データ、１４７，１４８，１４９は第１，第２，第３の
ロード命令のロードデータ、１５０はストアデータの位
置合わせ器、１５１はロードデータの位置合わせ器であ
る。

【００４４】データメモリ１０１は、２キロバイトの容
量を有し、２５６ワード×６４ビットの物理的構成を有
している。

【００４５】また、８ビットのアドレス１０４は２５６
ワードに対応している（２の８乗＝２５６）。

【００４６】さらに、本実施例の多重アクセスキャッシ
ュ記憶装置のライン長は３２バイトである。

【００４７】データメモリ１０１，１１１，１２１，１
３１の動作は、次のいずれかである。

【００４８】（１）リード動作 ワードアドレス１０４，１１４，１２４，１３４で指示
されたワード６４ビットのデータを読み出しデータ１０
３，１１３，１２３，１３３として出力する。

【００４９】（２）ライト動作 書き込みデータ１０２，１１２，１２２，１３２を、ワ
ードアドレス１０４，１１４，１２４，１３４で指示さ
れたワードに書き込む。

【００５０】本実施例の多重アクセスキャッシュ記憶装
置では、データメモリ１０１はＡ（６：５）＝’００’
なるデータの格納に、データメモリ１１１はＡ（６：
５）＝’０１’なるデータの格納に、データメモリ１２
１はＡ（６：５）＝’１０’なるデータの格納に、デー
タメモリ１３１はＡ（６：５）＝’１１’なるデータの
格納に用いられる。

【００５１】ここで、Ａ（ｉ：ｊ）はアドレスの第ｉビ
ットから第ｊビットまでの束線集合をさすものとし、ま
た、Ａ（０）がＬＳＢを示すものとする。

【００５２】また、ロード・ストア命令のワードアドレ
ス１４１には、第１の命令実行順序のアクセスアドレス
のワードアドレスが、ロード・ストア命令のワードアド
レス１４２には、第２の命令実行順序のアクセスアドレ
スのワードアドレスが、ロード・ストア命令のワードア
ドレス１４３には、第３の命令実行順序のアクセスアド
レスのワードアドレスが供給される。

【００５３】３入力セレクタ１０５，１１５，１２５，
１３５は、いずれもロード・ストア命令のワードアドレ
ス１４１，１４２，１４３のうちの１つを選択するが、
その選択のしかたは、３入力セレクタ１０５，１１５，
１２５，１３５の４個がそれぞれ独立して行うことがで
きる。

【００５４】第１，第２，第３のストア命令のストアデ
ータ１４４，１４５，１４６は、ストアデータの位置合
わせ器１５０を経由して、データメモリ１０１，１１
１，１２１，１３１の書き込みデータ１０２、１１２、
１２２、１３２として出力される。

【００５５】データメモリ１０１，１１１，１２１，１
３１の読み出しデータ１０３，１１３，１２３，１３３
は、ロードデータの位置合わせ器１５１を経由して、第
１，第２，第３のロード命令のロードデータ１４７，１
４８，１４９として出力される。

【００５６】図２は、本発明の一実施例である多重アク
セスキャッシュ記憶装置のアドレスアレイ（タグメモ
リ）部の概略構成を示すブロック図である。

【００５７】図２において、２００はアドレスアレイ
部、２０１，２１１，２２１，２３１はタグを格納する
タグメモリ、２０２，２１２，２２２，２３２はフラグ
を格納するフラグメモリ、２０３，２１３，２２３，２
３３は３入力セレクタ、２０４，２１４，２２４，２３
４は一致比較器、２０５，２１５，２２５，２３５はア
ドレス変換機構が発生する物理アドレス、２０６，２１
６，２２６，２３６はキャッシュラインアドレス、２０
７，２１７，２２７，２３７はタグメモリの読み出しデ
ータ、２０８，２１８，２２８，２３８はフラグメモリ
の読み出しデータ、２０９，２１９，２２９，２３９は
ヒット判定結果、２４１，２４２，２４３はロード・ス
トア命令のキャッシュラインアドレスである。

【００５８】本実施例のアドレスアレイ部２００は、４
バンクのメモリを有している。

【００５９】以下、１つのバンクについて説明する。

【００６０】３入力セレクタ２０３は、第１，第２，第
３のキャッシュラインアドレス２４１、２４２、２４３
（それぞれ命令実行順序の第１、第２、第３に対応す
る）のうちの１つのキャッシュラインアドレスを選択す
る。

【００６１】選択されたキャッシュラインアドレスによ
って、タグメモリ２０１、フラグメモリ２０２の中の１
つのラインがアクセスされる。

【００６２】タグメモリの読み出しデータ２０７と、ア
ドレス変換機構（論理アドレスを物理アドレスに変換す
る装置）からの物理アドレス２０５とは、一致比較器２
０４に転送され、比較される。

【００６３】タグメモリの読み出しデータ２０７と、物
理アドレス２０５とが一致した場合に、キャッシュヒッ
トとなり、そのヒット判定結果２０９は命令制御部（図
示されない）へ送られる。

【００６４】また、フラグメモリの読み出しデータ２０
８も、命令制御部へ送られる。

【００６５】図３は、本実施例の多重アクセスキャッシ
ュ記憶装置において、３つのロード・ストア命令が並列
に処理される場合のタイミングを示すタイミング図であ
る。

【００６６】図３において、横方向は時間を示し（右向
きが正）、また、縦方向は命令の実行順序を示してい
る。

【００６７】３０１〜３０９は、３２ビット固定長の命
令を示す。

【００６８】図３示すように、３命令３０１，３０２，
３０３は、同一のクロックサイクルで処理されている。

【００６９】また同様に、３命令３０４，３０５，３０
６、および、３命令３０７，３０８，３０９も同一のク
ロックサイクルで処理されている。

【００７０】３０４，３０５，３０６はそれぞれ６４ビ
ットのロード命令であり、それぞれの命令の動作は以下
の通りである。

【００７１】（４）命令３０４ 論理アドレス０ｘ３Ｆ２０を先頭番地とする６４ビット
のデータを、ＦＰＲ１０に転送する。

【００７２】（５）命令３０５ 論理アドレス０ｘＣ４７８を先頭番地とする６４ビット
のデータを、レジスタＦＰＲ１１に転送する。

【００７３】（６）命令３０６ 論理アドレス０ｘ３Ｆ１０を先頭番地とする６４ビット
のデータを、レジスタＦＰＲ１２に転送する。

【００７４】ここで、０ｘは１６進数を示す。

【００７５】ＦＰＲ１０、１１、１２とはプロセッサの
マシンレジスタの名前である。

【００７６】なお、本実施例の多重アクセスキャッシュ
記憶装置例では、説明の簡単のため論理アドレス＝物理
アドレスなるマッピング（対応づけ）がなされているも
のとする。

【００７７】３つの命令３０４，３０５，３０６のアド
レスフィールド（６：５）はそれぞれ’０１’，’１
１’，’００’なので、この場合には並列に実行可能で
ある。

【００７８】３１０〜３１４は、それぞれ３つの命令３
０４，３０５，３０６の令処理のパイプラインステージ
を示す。

【００７９】ステージ３１３でロード命令のデータ参照
が行われる。

【００８０】ステージ３１３で、命令３０４の実行のた
めにデータメモリ１１１が、命令３０５の実行のために
データメモリ１３１が、命令３０６の実行のためにデー
タメモリ１０１が、それぞれアクセスされている。

【００８１】以上の動作を成立させるためにステージ３
１３の開始時刻には次のようなアドレス選択が行われて
いる。

【００８２】セレクタ１０５は命令３０６に対応するワ
ードアドレス１４３を、セレクタ１１５は命令３０４に
対応するワードアドレス１４１を、セレクタ１３５は命
令３０５に対応するワードアドレス１４２を、それぞれ
選択している。

【００８３】また、ステージ３１３の期間ロードデータ
の位置合わせ器１５１は、データメモリ１１１の読み出
しデータ１１３をロードデータ１４７として、データメ
モリ１３１の読み出しデータ１３３をロードデータ１４
８として、データメモリ１０１の読み出しデータ１０３
をロードデータ１４９として、それぞれ出力する。

【００８４】図４は、本発明の一実施例である多重アク
セスキャッシュ記憶装置の概略構成を示すブロック図で
ある。

【００８５】なお、図４では、アドレス線を中心に図示
している。

【００８６】多重アクセスキャッシュ記憶装置は、アド
レスアレイ２００と、データアレイ１００と、アドレス
判定回路４０１と、キャッシュ制御回路４０２とから構
成されている。

【００８７】図１に示すアドレス判定回路４０１は、第
１，第２，第３のロード・ストア命令の論理アクセスア
ドレス４０３，４０４，４０５から演算を行い、２以上
のロード・ストア命令が同時に実行可能であるか否かを
判定する。

【００８８】キャッシュ制御回路４０２は、データメモ
リ１０１，１１１，１２１，１３１リ、３入力セレクタ
１０５，１１５，１２５，１３５，２０３，２１３，２
２３，２３３、タグメモリ２０１，２１１，２２１，２
３１、ストアデータの位置合わせ器１５０、ロードデー
タの位置合わせ器１５１の制御を行い、同時にキャッシ
ュミスに起因するペナルティが発生した場合に多重アク
セスキャッシュ記憶装置と他の部分との同期をとる。

【００８９】キャッシュ制御回路４０２には、制御のた
めに必要な信号、即ち、アドレス判定回路４０１の判定
結果４０６と、フラグメモリの読み出しデータ２０８，
２１８，２２８，２３８、ヒット判定結果２０９，２１
９，２２９，２３９とが入力されている。

【００９０】第１，第２，第３のロード・ストア命令の
論理アクセスアドレス４０３，４０４，４０５の一部
が、キャッシュラインアドレス２４１，２４２，２４３
として、アドレスアレイ２００に入力されている。

【００９１】また、第１，第２，第３のロード・ストア
命令の論理アドレス４０３，４０４，４０５の一部が、
ワードアドレス１４１，１４２，１４３として、データ
アレイ２００に入力されている。

【００９２】キャッシュ制御回路４０２は、アドレス判
定回路４０１の判定結果４０６により、判定結果４０６
が１を示すときには、すべてのロード・ストア命令を実
行し、また、０を示すときには、同時実行できないない
ので、ロード・ストア命令のうちの一部分の実行をクロ
ック単位に遅延させ、残りは実行する。

【００９３】図５は、３つのロード命令を受理した場合
のアドレス判定回路４０１の機能を真理値表の形式で示
した図である。

【００９４】なお、図５のように真理値表で機能が記述
されていれば、その機能を論理回路で容易に実現でき
る。

【００９５】図５において、５０１〜５０６は条件信号
であり、判定回路４０１の入力信号に相当する。

【００９６】５０１は、ＡのバンクアドレスとＢのバン
クアドレスが等しいか否かの条件である。バンクアドレ
スはアドレスのビット（６：５）をいう。

【００９７】５０２は、ＢのバンクアドレスとＣのバン
クアドレスが等しいか否かの条件である。

【００９８】５０３は、ＣのバンクアドレスとＡのバン
クアドレスが等しいか否かの条件である。

【００９９】５０４は、ＡのワードアドレスとＢのワー
ドアドレスが等しいか否かの条件である。

【０１００】ワードアドレスは、アドレスのビット（３
１：７）と（４：３）をいう。

【０１０１】５０５は、ＢのワードアドレスとＣのワー
ドアドレスが等しいか否かの条件である。

【０１０２】５０６は、ＣのワードアドレスとＡのワー
ドアドレスが等しいか否かの条件である。

【０１０３】５０７は、３つのロード命令が同時に実行
できることを示す信号である。

【０１０４】３つのロード命令を受理した場合には、表
の結果５０７がアドレス判定結果４０６に出力される。

【０１０５】以下に、場合分けの各々について説明す
る。

【０１０６】場合分け５０８ バンクアドレスはＡ、Ｂ、Ｃ皆異なる。

【０１０７】この場合３つのロード命令が同時に実行で
きる。

【０１０８】場合分け５０９ ３つのバンクアドレスのうちＡ、Ｃのバンクアドレスが
等しい。また、Ａ、Ｃのワードアドレスが等しい。

【０１０９】この場合、Ａのバンクアドレス内のＡのワ
ードアドレスをアクセスすればそれはＣの所望のデータ
をアクセスすることにも相当するので、３つのロード命
令が同時に実行できる。

【０１１０】場合分け５１０ ３つのバンクアドレスのうちＡ、Ｃのバンクアドレスが
等しい。またＡ、Ｃのワードアドレスが異なっている。

【０１１１】この場合、Ａ、Ｃの所望のデータを同時に
アクセスすることが不可能なので、３つのロード命令が
同時に実行できない。

【０１１２】以下、場合分け５１１〜５１７が続くが、
すべてに対する説明は省略する。

【０１１３】本実施例における、多重アクセスキャッシ
ュ記憶装置の面積について数値例で示す。

【０１１４】まず、本実施例と同じキャッシュ容量で、
１ポートセルを用いバンク分けを行わなかった場合のデ
ータキャッシュ（アドレスアレイ、データアレイ合計）
の面積を メモリセル ５平方ｍｍ， メモリセル以外の回路 ３平方ｍｍ， 合計 ８平方ｍｍ と仮定する。

【０１１５】また、メモリセルの面積は、ポート数の２
乗に比例し、メモリセル以外の回路の面積は物理的な並
列アクセス数に比例するものとする。

【０１１６】従来技術の延長線上では、３個のロード・
ストア命令を処理するために３ポートセルを用いざるを
得ず、その場合のデータキャッシュの面積は メモリセル ４５平方ｍｍ， メモリセル以外の回路 ９平方ｍｍ， 合計 ５４平方ｍｍ となる。

【０１１７】本実施例では、１バンク当たりのメモリ量
はトータルのメモリ容量の１／４であることを考慮する
と、 メモリセル ５平方ｍｍ（１．
２５平方ｍｍかける４バンク） メモリセル以外の回路 １２平方ｍｍ， 合計 １７平方ｍｍ となり、従来技術の３ポートセルを用いる場合と比較し
て１／３以下の面積になる。

【０１１８】なお、本実施例では、バンクアドレスはア
ドレスのうちの最小数のビットフィールドを直接用いた
が、アドレスの最小数より多いビットフィールドから演
算を施した後の値を用いることも可能である。

【０１１９】例えば、３つのビットフィールドＡ（１
８：１７）、Ａ（１２：１１）、Ａ（６：５）の排他的
論理和（ｅｘｃｌｕｓｉｖｅ ＯＲ）演算によって得ら
れた２ビットの値をバンクアドレスとして用いることに
より、実処理上で命令実行順序で連続する２つの（ある
いは３つ以上の）ロード・ストアアドレスが別のバンク
に属する確率を高めることができる。

【０１２０】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。

【０１２１】

【発明の効果】本願において開示される発明のうち、代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。

【０１２２】（１）キャッシュ記憶装置において、それ
ぞれ独立してアクセスされるタグメモリとデータメモリ
とを複数個設け、また、複数のデータ転送命令のアクセ
スアドレスに基づき、前記複数のデータ転送命令が同時
にアクセス可能どうかを判定し、前記判定結果に基づい
てタグメモリとデータメモリとを制御するようにしたの
で、複数のデータ転送命令に基づくデータの書き込み・
読み出しを、面積を増加させることなく、１クロックで
同時に実行することが可能となる。

【０１２３】（２）さらに、１つのタグメモリとデータ
メモリとを分割して、それぞれ独立にアクセスされるタ
グメモリとデータメモリとを構成するようにしたので、
面積をさらに低減させることが可能となる。

【０１２４】（３）本発明のキャッシュ記憶装置をプロ
セッサに使用することにより、１クロックあたり２以上
のデータ転送命令（ロード・ストア命令）が実行可能と
なる。

【図面の簡単な説明】

【図１】 本発明の一実施例である多重アクセスキャッ
シュ記憶装置のデータアレイの概略構成を示すブロック
図である。

【図２】 本発明の一実施例である多重アクセスキャッ
シュ記憶装置のアドレスアレイの概略構成を示すブロッ
ク図である。

【図３】 本実施例の多重アクセスキャッシュ記憶装置
において、３つのロード・ストア命令が並列に処理され
る場合のタイミングを示すタイミング図である。

【図４】 本発明の一実施例である多重アクセスキャッ
シュ記憶装置の概略構成をアドレス線を中心に示すブロ
ック図である。

【図５】 ３つのロード命令を受理した場合の本実施例
のアドレス判定回路の機能を真理値表の形式で示す図で
ある。

【符号の説明】

１００…データアレイ部、１０１，１１１，１２１，１
３１…データメモリ、１０２，１１２，１２２，１３２
…データメモリの書き込みデータ、１０３，１１３，１
２３，１３３…データメモリの読み出しデータ、１０
４，１１４，１２４，１３４…ワードアドレス、１０
５，１１５，１２５，１３５，２０３，２１３，２２
３，２３３…３入力セレクタ、１４１…第１のロード・
ストア命令のワードアドレス、１４２…第２のロード・
ストア命令のワードアドレス、１４３…第３のロード・
ストア命令のワードアドレス、１４４，１４５，１４６
…第１，第２，第３のストア命令のストアデータ、１４
７，１４８，１４９…第１，第２，第３のロード命令の
ロードデータ、１５０…ストアデータの位置合わせ器、
１５１…ロードデータの位置合わせ器、２００…アドレ
スアレイ部、２０１，２１１，２２１，２３１…タグメ
モリ、２０２，２１２，２２２，２３２…フラグメモ
リ、２０４，２１４，２２４，２３４…一致比較器、２
０５，２１５，２２５，２３５…物理アドレス、２０
６，２１６，２２６，２３６…キャッシュラインアドレ
ス、２０７，２１７，２２７，２３７…タグメモリの読
み出しデータ、２０８，２１８，２２８，２３８…フラ
グメモリの読み出しデータ、２０９，２１９，２２９，
２３９…ヒット判定結果、２４１…第１のロード・スト
ア命令のキャッシュラインアドレス，２４２…第２のロ
ード・ストア命令のキャッシュラインアドレス，２４３
…第３のロード・ストア命令のキャッシュラインアドレ
ス、３０１，３０２，３０３、３０７，３０８，３０９
…命令、３０４，３０５，３０６…ロード命令、４０１
…アドレス判定回路、４０２…キャッシュ制御回路、４
０３，４０２，４０３…論理アドレス、４０６…アドレ
ス判定結果。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のデータ転送命令による、データの
   書き込み・読み出しを同時に実行することが可能な多重
   アクセスキャッシュ記憶装置であって、それぞれ独立し
   てアクセス可能な複数個のタグメモリと、それぞれ独立
   してアクセス可能な複数個のデータメモリと、前記複数
   のデータ転送命令に基づく書き込みデータを、対応する
   データメモリに転送する第１の手段と、前記複数個のデ
   ータメモリから読み出したデータを、前記複数のデータ
   転送命令に基づく読み出しデータとして転送する第２の
   手段と、前記複数のデータ転送命令のアクセスアドレス
   が入力され、前記複数のデータ転送命令が同時にアクセ
   ス可能どうかを判定するアドレス判定回路と、前記アド
   レス判定回路の判定結果に基づき、前記各メモリ、各手
   段を制御する制御回路とを具備することを特徴とする多
   重アクセスキャッシュ記憶装置。
2. 【請求項２】 請求項１に記載された多重アクセスキャ
   ッシュ記憶装置において、前記それぞれ独立してアクセ
   ス可能な複数個のタグメモリが、複数個のタグメモリ
   と、データ転送命令のアクセスアドレスの一部であるキ
   ャッシュラインアドレスの１つを、前記複数のデータ転
   送命令のキャッシュラインアドレスの中から選択してタ
   グメモリに入力する、複数個のタグメモリ毎に設けられ
   複数個のタグメモリに対して別個なセレクト結果を達成
   する複数個のキャッシュラインセレクタとから構成さ
   れ、前記それぞれ独立してアクセス可能な複数個のデー
   タメモリが、複数個のデータメモリと、データ転送命令
   のアクセスアドレスの一部であるワードアドレスの１つ
   を、前記複数のデータ転送命令のワードアドレスの中か
   ら選択してデータメモリに入力する、複数個のデータメ
   モリ毎に設けられ複数個のデータメモリに対して別個な
   セレクト結果を達成する複数個のワードセレクタとから
   構成され、前記制御回路が、前記アドレス判定回路の判
   定結果に基づき、前記各メモリ、各セレクタ、および、
   各手段を制御することを特徴とする多重アクセスキャッ
   シュ記憶装置。
3. 【請求項３】 請求項１または請求項２に記載された多
   重アクセスキャッシュ記憶装置において、前記複数個の
   タグメモリが、１個のタグメモリが分割されて構成さ
   れ、前記複数個のデータメモリが、１個のデータメモリ
   が分割されて構成されることを特徴とする多重アクセス
   キャッシュ記憶装置。
4. 【請求項４】 請求項１ないし請求項３のいずれか１項
   に記載された多重アクセスキャッシュ記憶装置を具備す
   るプロセッサ。