JP2636485B2

JP2636485B2 - キャッシュ記憶装置

Info

Publication number: JP2636485B2
Application number: JP2253352A
Authority: JP
Inventors: 俊幸服部
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1990-09-21
Filing date: 1990-09-21
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: JPH04130940A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はキャッシュ記憶装置に関する。

〔従来の技術〕

キャッシュ記憶装置は、周知のように、情報処理装置
のデータ読出しをより高速に行なうために設けられた高
速・小容量の記憶装置であって、主記憶装置内のデータ
の一部を貯える働きをする。その際、主記憶装置とキャ
ッシュ記憶はある一定の大きさのブロックに区切られて
おり、キャッシュ記憶のデータが主記憶装置上のどの場
所のものであるかを覚えておく小容量のメモリ（アドレ
ス・アレイと呼ぶ）を有する。

従って、情報処理装置がキャッシュ記憶装置をアクセ
スする場合には、そのデータの主記憶上のアドレスによ
ってアドレスアレイを索引し、求めるデータのキャッシ
ュ記憶装置内での有無を調べ、存在する場合にはそのデ
ータのキャッシュ記憶装置内でのアドレスを求める。即
ち、アドレスアレイによって主記憶装置アドレスをキャ
ッシュ記憶装置内でアドレスに変換しているわけであ
る。

ところで、従来のキャッシュ記憶装置は、キャッシュ
記憶からの読出しも書込みも同一のアドレスアレイを索
引しており、読出しおよび書込み要求が同時に発生する
とどちらかを待たせなければならなかった。

〔発明が解決しようとする課題〕

上述した従来のキャッシュ記憶装置では、アドレスア
レイを１サイクルで１度しかアクセスできないため、読
出しおよび書込み要求が同時に発生したらどちらかを待
たせる必要があった。

〔課題を解決するための手段〕

第１の本発明の装置は、複数のカラムと複数のレベル
から成るセットアソシアティブ方式のキャッシュ記憶装
置であって、読み出しアドレスを保持する読み出しアド
レス保持手段と、書込みアドレスを保持する書込みアド
レス保持手段と、前記読み出しアドレスおよび前記書込
みアドレスの一部により指定できる個数設けられ各々が
複数のブロックを有する複数のデータアレイと、この複
数のデータアレイが有する前記複数のブロックに対応す
る複数のアドレス情報格納部を有する読み出し用アドレ
スアレイと、前記複数のデータアレイが有する前記複数
のブロックに対応する複数のアドレス情報格納部を有す
る書込み用アドレスアレイと、前記読み出しアドレス保
持手段に保持された読み出しアドレスによる読み出し先
の前記データアレイと前記書込みアドレス保持手段に保
持された書込みアドレスによる書込み先の前記データア
レイとが同一であるか否かを判定する判定手段と、前記
判定手段による判定結果が否であるとき前記読み出しア
ドレスおよび前記書込みアドレスによって前記複数のア
ドレスアレイを同時に索引して得られる各前記アドレス
格納部に格納された各アドレス情報に基づいて前記複数
のデータアレイからデータを取り出す制御手段とを含
む。

第２の本発明の装置は、複数のカラムと複数のレベル
から成るセットアソシアティブ方式のキャッシュ記憶装
置であって、読み出しアドレスを保持する読み出しアド
レス保持手段と、書込みアドレスを保持する書込みアド
レス保持手段と、前記複数のレベルの各々に対応して設
けられ各々が複数のブロックを有する複数のデータアレ
イと、前記複数のデータアレイに対応して設けられると
ともに各々が前記複数のデータアレイが有する前記複数
のブロックに対応する複数のアドレス情報格納部を有し
前記読み出しアドレスおよび前記書込みアドレスに対応
するアドレス情報を出力する複数のアドレスアレイと、
前記読み出しアドレス保持手段に保持された読み出しア
ドレスによる読み出し先の前記複数のデータアレイの一
つと前記書込みアドレス手段に保持された書込みアドレ
スによる書込み先の前記複数のデータアレイの一つとが
同一であるか否かを判定する判定手段と、前記判定手段
による判定結果が否であるとき前記読み出しアドレスお
よび前記書込みアドレスによって前記複数のアドレスア
レイを同時に索引して得られる各前記アドレス情報格納
部に格納された各アドレス情報に基づいて前記複数のデ
ータアレイからデータを取り出す制御手段とを含む。

第３の本発明の装置は、複数のカラムと複数のレベル
から成るセットアソシアティブ方式のキャッシュ記憶装
置であって、読み出しアドレスを保持する読み出しアド
レス保持手段と、書込みアドレスを保持する書込みアド
レス保持手段と、偶数カラムのデータを記憶する部分
と、奇数カラムのデータを記憶する部分とに分割された
分割データアレイと、この分割データアレイの前記偶数
カラムのデータを記憶する部分および前記奇数カラムの
データを記憶する部分の各々に対応して設けられた複数
のアドレスアレイと、前記読み出しアドレス保持手段に
保持された前記読み出しアドレスおよび前記書込みアド
レス保持手段に保持された前記書込みアドレスが偶数カ
ラム同士あるいは奇数カラム同士であることを判定する
判定手段と、前記判定手段による判定結果が否であると
き前記読み出しアドレスおよび前記書込みアドレスによ
って前記複数のアドレスアレイを同時に索引して得られ
る各々のアドレス情報に基づいて前記複数のデータアレ
イからデータを取り出す制御手段とを含む。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は第１の本発明の一実施例のブロック図であ
る。

第１図において、レジスタ１はこのキャッシュ記憶装
置からデータを読出すためのアドレスを保持し、レジス
タ２はこのキャッシュ記憶装置にデータを書込むための
アドレスを保持し、レジスタ３はその書込みデータを保
持する。レジスタ1,レジスタ２のLSB（Least Significa
nt Bit:最下位ビット）がキャッシュ制御回路17に送ら
れている。

アドレスアレイ４はこのキャッシュ記憶のデータブロ
ックの主記憶上でのアドレスを記憶しているレジスタフ
ァイルである。アドレスアレイ４は、その内容を２つ同
時に読むことができ、それ故に２ポート（または２リー
ド）レジスタファイルと呼ばれる。その１つのアドレス
はAXであって内容は端子DXに読出される。他の１つのア
ドレスはAYであって内容は端子DYに読出される。

レジスタ１の読出しアドレスでアドレスアレイ４を索
引して出力したアドレスは、端子DXに出力し比較器５で
比較することにより、このキャッシュ記憶装置に目的と
するデータブロックが存在するかどうかをキャッシュ制
御回路17に対して示す。

同様に、レジスタ２の書込みアドレスでアドレスアレ
イ４を索引して出力したアドレスは、端子DYに出力し比
較器６で比較することにより、このキャッシュ記憶装置
に目的とするデータブロックが存在するかどうかをキャ
ッシュ制御回路17に対して示す。

データアレイ13,14は主記憶と同じサイズのブロック
に分割されているキャッシュ記憶レジスタ9,11は、それ
ぞれデータアレイ13,14のアドレスを保持するレジス
タ、レジスタ10,12は、それぞれデータアレイ13,14への
書込みデータを保持するレジスタである。

セレクタ7,セレクタ８は、それぞれデータアレイ13,1
4のアドレスレジスタであるレジスタ9,11へ送るアドレ
スが読出しアドレスか書込みアドレスかを切換えるもの
である。

セレクタ15は、データアレイ13,14から読出したデー
タのどちらかを選択してレジスタ16に供給するためのセ
レクタである。

次に、第２図のキャッシュ制御回路17の動作を示す真
理値表を見ながら、第１図のキャッシュ記憶装置の動作
を詳しく説明する。

ケース１の実行待ちでは、レジスタ1,2共に有効でな
く、データアレイ13または14への読出し、書込みの要求
が何もないことを示している。このときセレクタ1,セレ
クタ２は読出しアドレス側でも書込みアドレス側でもど
ちらを選んでもよい。このような０または１のどちらで
もよい状態をＸで表わしている。

第１ステージとは、レジスタ１またはレジスタ２から
レジスタ９またはレジスタ11までの１マシンサイクルで
動作する部分をいう。同様に、第２ステージとはレジス
タ９またはレジスタ11からレジスタ16までの１マシンサ
イクルで動作する部分をいう。

ケース１の実行待ちの動作の第２ステージでは、WE
（＝write enable…書込み許可信号）＝０であり、デー
タアレイ13,14は読出しサイクルとなる。また、セレク
タ15は不定＝０である。

次にケース２のREAD要求のみの場合、レジスタ１が有
効で、そのLSBが０となる。これは即ちデータアレイ13
のREADを行ないたいことを示している。このとき第１ス
テージでは、セレクタ１を０側、即ち読出しアドレスを
データアレイ13のアドレスとする。

続いて第２ステージでは、データアレイ13,14共に読
出しサイクルとし、セレクタ３をデータアレイ13側にし
て、レジスタ16に読出すという動作をする。

次にケース３のWRITE要求のみの場合、レジスタ２が
有効で、そのLSBが０であるとする。これは、データア
レイ13にWRITEを行ないたいことを示している。このと
き、第１ステージではセレクタ１を１側即ち書込みアド
レスをデータアレイ13のアドレスとする。

続いて第２ステージでは、データアレイ13のみ書込み
サイクルとして、レジスタ３にある書込みデータをレジ
スタ10を経由してデータアレイ13に書込むという動作を
する。

次にケース４のREADおよびWRITE要求が同時に発生し
たが、その要求するデータアレイが異なる場合、レジス
タ１のLSB＝０レジスタ２のLSB＝１であるとする。この
とき、第１ステージではセレクタ１＝０即ち読出しアド
レスをデータアレイ13に、セレクタ２＝１即ち書込みア
ドレスをデータアレイ14に供給して、第２ステージでDA
0を読出しサイクル、データアレイ14を書込みサイクル
にすることで、読出し動作と書込み動作を同時に実行す
ることができる。

次にケース５の、READおよびWRITE要求が同じデータ
アレイに同時に発生した場合、ここではデータアレイ13
が競合している。

このとき、読出し要求を先に動作させるが、その第１
ステージでセレクタ１を読出しアドレス側にし、第２ス
テージでデータアレイ13,14共に読出しサイクル、セレ
クタ３をデータアレイ13側にしてデータアレイ13の読出
し動作を終える。読出し要求の第２ステージが動作する
と同時に第１ステージは待たされた書込み要求、即ちセ
レクタ１を書込みアドレス側にしてデータアレイ13のア
ドレスとする。そして次のマシンサイクルで第２ステー
ジ即ちデータアレイ13が書込みサイクルとなって書込み
要求の動作を終了する。

第３図は第２の本発明の一実施例のブロック図であ
る。

第３図において、レジスタ101は読出しアドレスを保
持し、レジスタ102は書込みアドレスを保持し、レジス
タ103はそれと対になる書込みデータを保持する。

アドレスアレイ104は、このキャッシュ記憶のデータ
ブロックの、主記憶上でのアドレスを記憶しているレジ
スタファイルである。

アドレスアレイ104は、その内容を２つ同時に読むこ
とができ、それ故に２ポート（または２リード）レジス
タファイルと呼ばれる。その１つのアドレスはAXであっ
て内容は端子DXに読出される。他の１つのアドレスはAY
であって内容は端子DYに読出される。

レジスタ101の読出しアドレスでアドレスアレイ104を
索引して出力したアドレスは、端子DXに出力し比較器10
5,107で比較することにより、このキャッシュ記憶装置
に目的とするデータブロックが存在するか、存在すると
すればレベル0,レベル１のどちらかに属するかをキャッ
シュ制御回路119に対して示す。

同様に、レジスタ102の書込みアドレスでアドレスア
レイ104を索引して出力したアドレスは、端子DYに出力
し、比較器6,8で比較するおとにより、このキャッシュ
記憶装置に目的とするデータブロックが存在するか、存
在するとすればレベル0,レベル１のどちらかに属するか
をキャッシュ制御回路119に対して示す。

データアレイ115,116は、主記憶と同じサイズンのブ
ロックに分割されているキャッシュ記憶、レジスタ111,
113は、それぞれデータアレイ115,116のアドレスを保持
するレジスタ、レジスタ112,114は、それぞれデータア
レイ115,116への書込みデータを保持するレジスタであ
る。

セレクタ119,セレクタ110は、それぞれデータアレイ1
15,116のアドレスレジスタであるレジスタ111,113へ送
るアドレスが読出しアドレスか書込みアドレスかを切換
えるものである。

セレクタ117は、データアレイ115,116から読出したデ
ータのどちらかを選択してレジスタ118に供給するため
のセレクタである。

次に、第４図のキャッシュ制御回路119の動作を示す
真理値表を見ながら、第３図のキャッシュ記憶装置の動
作を詳しく説明する。

ケース１の実行待ちでは、DX,DYの出力はすべて０で
あって、データアレイ115または116への読出し、書込み
の要求が何もないことを示している。このときセレクタ
109,セレクタ110は、読出しアドレス側でも書込みアド
レス側でもどちらを選んでいてもよい。このような０ま
たは１のどちらかでもよい状態でＸを表わしている。

第１ステージとは、レジスタ101またはレジスタ102か
らレジスタ111またはレジスタ113までの１マシンサイク
ルで動作する部分をいう。同様に、第２ステージとはレ
ジスタ111またはレジスタ113からレジスタ118までの１
マシンサイクルで動作する部分をいう。

ケース１の実行待ちの動作の第２ステージでは、WE
（＝write enable…書込み許可信号）＝０であり、デー
タアレイ115,116は読出しサイクルとなる。また、セレ
クタ117は不定＝Ｘである。

次に、ケース２のREAD要求のみの場合、DX出力のレベ
ル０のみ１であるとする。これは即ち、読出しアドレス
でアドレスアレイ104を索引した結果、レベル０に必要
なデータがあったことを示している。このとき、、第１
ステージでは、セレクタ101を０側即ち読出しアドレス
をデータアレイ115のアドレスとする。

続いて第２ステージでは、レベル0,レベル１共にWE＝
０として読出しサイクルとし、セレクタ117を０側即ち
データアレイ115をレジスタ118に読出すという動作をす
る。

次に、ケース３のWRITE要求のみの場合、DY出力のレ
ベル０のみ１であるとする。これは即ち、書込みアドレ
スでアドレスアレイ104を索引した結果、レベル０に必
要なデータがあったことを示している。このとき第１ス
テージではセレクタ109を１側即ちレジスタ102の出力を
データアレイ115のアドレスとする。

続いて第２ステージでは、データアレイ115のWE＝
１、データアレイ116のWE＝０としてデータアレイ115を
書込みサイクル、データアレイ116を読出しサイクルと
し、レジスタ103にある書込みデータをレジスタ112を経
由してデータアレイ115に書込むという動作をする。

次にケース４のREADおよびWRITE要求が同時に発生し
たが、その要求したレベルが異なる場合、DX出力のレベ
ル０およびDY出力のレベルが１でその他が０であるとす
る。このとき、第１ステージではセレクタ109＝０即ち
読出しアドレスをデータアレイ115のアドレスに、セレ
クタ110＝１即ち書込みアドレスをデータアレイ116のア
ドレスにして、第２ステージでデータアレイ115を読出
しサイクル、データアレイ116を書込みサイクルにする
ことで、読出し動作と書込み動作を同時に実行すること
ができる。

次にケース５のREADおよびWRITE要求が同じレベルに
同時に発生した場合、ここではレベル０が競合している
とする。

このとき、読出し要求を先に動作させるが、その第１
ステージでセレクタ109を読出しアドレス側にし、第２
ステージでデータアレイ115,116共に読出しサイクル，
セレクタ117をデータアレイ115側にしてデータアレイ11
5の読出し動作を終える。読出し要求の第２ステージが
動作すると同時に第１ステージは、待たされた書込み要
求、即ちセレクタ109を書込みアドレス側にして、デー
タアレイ115のアドレスとする。そして次のマシンサイ
クルで第２ステージ即ちデータアレイ115が書込みサイ
クルとなって書込み要求の動作を終了する。

第５図は第３の本発明の一実施例のブロック図であ
る。

第５図において、レジスタ201は、このキャッシュ記
憶装置からデータを読出すためのアドレスを保持し、レ
ジスタ202はこのキャッシュ記憶装置からデータを読出
すためのアドレスを保持し、レジスタ203はその書込み
データを保持する。

レジスタ201とレジスタ202に保持されるアドレスのフ
ォーマットを第６図に示す。ここでは上位８ビットがロ
ウアドレス、続く８ビットがカラムアドレス、そして下
位４ビットがブロック内アドレスとなっている。1101,1
102がそれぞれ１レジスタ、２レジスタのカラムアドレ
スの最下位ビットである。

アドレスレジスタ207,208は、このキャッシュ記憶の
データブロックの主記憶上でのアドレスを記憶しておく
メモリである。アドレスアレイ207は、セレクタ204によ
って、レジスタ201かレジスタ202かを選択されたアドレ
スの最下位ビットを除くカラムアドレスで索引され出力
するアドレスと、同じくセレクタ204により選択された
ロウアドレスを比較器209,210によって比較することに
より、このキャッシュ記憶装置に目的とするデータブロ
ックが存在するか、存在するとすればレベル0,レベル１
のどちらかに属するかをレジスタ214,215に対してセッ
トするものである。

セレクタ205,アドレスアレイ208,比較器211,212、レ
ジスタ217,218についても同様である。

データアレイ223,224は、主記憶と同じサイズのブロ
ックに分割されているキャッシュ記憶、レジスタ213,21
6はそれぞれセレクタ204,205からカラムアドレス，ブロ
ック内アドレスを受取って、データアレイ223,224のア
ドレスとなるレジスタである。

ANDゲート219,220,222それぞれは、データアレイ223
のレベル0,1、データアレイ224のレベル0,1の書込み許
可を制御するもので、それぞれのANDゲートの出力が
“1"のとき対応するデータアレイのレベルが書込み動作
を行なう。

セレクタ225,226は、データアレイ223,224が読出し動
作であるときに、レジスタ214,215,217,218で示される
有効なレベルのデータをそれぞれデータアレイ223,224
より選択する。セレクタ227は、データアレイ223か、デ
ータアレイ224か、どちらを読出すかを選択する。キャ
ッシュ制御回路206は、以上述べた各要素の動きを制御
する。

次に第３図のキャッシュ制御回路206の動作を示す図
を参照しながら、第１図のキャッシュ記憶装置の動作を
詳しく説明する。

第７図は、キャッシュ制御回路の動作を示す真理値表
である。レジスタ201,レジスタ202が有効でない（＝
０）とき、1105,1106が０として、データアレイ223,224
は書込み動作を行わない（ケース１）。

レジスタ201が有効でなく、レジスタ202が有効（＝
１）で、最下位ビット1102が０すなわち、書込みアドレ
スのカラムが偶数のとき（ケース２）、セレクタ204が
レジスタ202を選択してアドレスアレイ207を索引して、
1105を“1"にすることで、データアレイ223のレベル０
またはレベル１にデータを書込む動作を行なう。レジス
タ201が有効で、レジスタ202が有効でないとき、最下位
ビット1101“1"すなわち読出しアドレスのカラムが奇数
のとき（ケース５）、セレクタ205がレジスタ201を選択
して、アドレスアレイ208を索引し、セレクタ206をレジ
スタ17または18のどちらかヒットした方で選択すること
で、レベル０またはレベル１の、データを読出す。

レジスタ201,レジスタ202共に有効で、最下位ビット1
101が１、最下位ビット1102が０のとき（ケース８）、
すなわち、読出しアドレスが奇数カラムで書込みアドレ
スが偶数カラムのときは、それぞれに対応するアドレス
アレイ207または208をアクセスして、データアレイ224
からデータを読出すと同時にデータアレイ223にデータ
を書込む。すなわち、読出しと書込みが同時に実行され
ることになる。

レジスタ201レジスタ202共に有効で、最下位ビット11
01,1102共に１のとき（ケース９）、すなわち、読出
し、書込みアドレスが共に奇数のカラムのときは、同時
には実行できないので、セレクタ205はレジスタ201を選
択して読出し動作を書込み動作より優先して動作させて
いる。

〔発明の効果〕

以上説明したように、第１の本発明はキャッシュ記憶
のアドレスアレイを２ポートのレジスタファイルを用い
て構成することにより、読出しおよび書込み時の参照を
同時にできるようにし、かつ、データアレイの参照アド
レスが偶数か奇数かによってデータアレイを分割して、
読出しまたは書込みが個別に行なえるようにすることに
よって、キャッシュ記憶への読出しまたは書込みの動作
が、分割されたデータアレイが異なれば同時に実行でき
るという効果がある。

また、第２の本発明はキャッシュ記憶のアドレスアレ
イを２ポートのレジスタファイルを用いて構成すること
により、読出しおよび書込み時の参照を同時にできるよ
うにし、かつ、レベル毎に読出しまたは書込みが個別に
行なえるようにデータアレイを分割することによって、
キャッシュ記憶への読出しまたは書込みの動作が、デー
タアレイのレベルが異なれば同時に実行できるという効
果がある。

また、第３の本発明はキャッシュ記憶のアドレスアレ
イおよびデータアレイを偶数カラムと奇数カラムで分割
することによって、キャッシュ記憶への読出しまたは書
込みの動作が、読出しアドレス、書込みアドレスのカラ
ムが偶数同士または奇数同士でなければ同時に実行でき
るという効果がある。

【図面の簡単な説明】

第１図は第１の本発明のキャッシュ記憶装置のブロック
図、第２図は第１図のキャッシュ制御回路17の動作を表
わす真理値表を示す図、第３図は第２の本発明のキャッ
シュ記憶装置のブロック図、第４図は第３図のキャッシ
ュ制御回路119の動作を表わす真理値表を示す図、第５
図は第３の本発明のキャッシュ記憶装置のブロック図、
第６図は第５図のレジスタ201,レジスタ202に格納され
るアドレスのフォーマットを示す図、第７図は第５図の
キャッシュ制御回路206の動作を表わす真理値表を示す
図である。 1,2,3,9,10,11,12,16,101,102,103,111,112,113,114,11
8,201,202,203,213,214,215,216,217,218,228……レジ
スタ、4,104,207,208……アドレスアレイ、5,6,105,10
6,107,108,209,210,211,212……比較器、7,8,15,109,11
0,117,204,205,225,226,227……セレクタ、17,119,206
……キャッシュ制御回路、13,14,115,116,223,224……
データアレイ、219,220,221,222……ANDゲート。

Claims

(57)【特許請求の範囲】

【請求項１】複数のカラムと複数のレベルから成るセッ
トアソシアティブ方式のキャッシュ記憶装置において、読み出しアドレスを保持する読み出しアドレス保持手段
と、書込みアドレスを保持する書込みアドレス保持手段と、前記読み出しアドレスおよび前記書込みアドレスの一部
により指定できる個数設けられ各々が複数のブロックを
有する複数のデータアレイと、この複数のデータアレイが有する前記複数のブロックに
対応する複数のアドレス情報格納部を有する読み出し用
アドレスアレイと、前記複数のデータアレイが有する前記複数のブロックに
対応する複数のアドレス情報格納部を有する書込み用ア
ドレスアレイと、前記読み出しアドレス保持手段に保持された読み出しア
ドレスによる読み出し先の前記データアレイと前記書込
みアドレス保持手段に保持された書込みアドレスによる
書込み先の前記データアレイとが同一であるか否かを判
定する判定手段と、前記判定手段による判定結果が否であるとき前記読み出
しアドレスおよび前記書込みアドレスによって前記複数
のアドレスアレイを同時に索引して得られる各前記アド
レス格納部に格納された各アドレス情報に基づいて前記
複数のデータアレイからデータを取り出す制御手段とを
含むことを特徴とするキャッシュ記憶装置。
【請求項２】複数のカラムと複数のレベルから成るセッ
トアソシアティブ方式のキャッシュ記憶装置において、読み出しアドレスを保持する読み出しアドレス保持手段
と、書込みアドレスを保持する書込みアドレス保持手段と、前記複数のレベルの各々に対応して設けられ各々が複数
のブロックを有する複数のデータアレイと、前記複数のデータアレイに対応して設けられるとともに
各々が前記複数のデータアレイが有する前記複数のブロ
ックに対応する複数のアドレス情報格納部を有し前記読
み出しアドレスおよび前記書込みアドレスに対応するア
ドレス情報を出力する複数のアドレスアレイと、前記読み出しアドレス保持手段に保持された読み出しア
ドレスによる読み出し先の前記複数のデータアレイの一
つと前記書込みアドレス手段に保持された書込みアドレ
スによる書込み先の前記複数のデータアレイの一つとが
同一であるか否かを判定する判定手段と、前記判定手段による判定結果が否であるとき前記読み出
しアドレスおよび前記書込みアドレスによって前記複数
のアドレスアレイを同時に索引して得られる各前記アド
レス情報格納部に格納された各アドレス情報に基づいて
前記複数のデータアレイからデータを取り出す制御手段
とを含むことを特徴とするキャッシュ記憶装置。
【請求項３】複数のカラムと複数のレベルから成るセッ
トアソシアティブ方式のキャッシュ記憶装置において、読み出しアドレスを保持する読み出しアドレス保持手段
と、書込みアドレスを保持する書込みアドレス保持手段と、偶数カラムのデータを記憶する部分と、奇数カラムのデ
ータを記憶する部分とに分割された分割データアレイ
と、この分割データアレイの前記偶数カラムのデータを記憶
する部分および前記奇数カラムのデータを記憶する部分
の各々に対応して設けられた複数アドレスアレイと、前記読み出しアドレス保持手段に保持された前記読み出
しアドレスおよび前記書込みアドレス保持手段に保持さ
れた前記書込みアドレスが偶数カラム同士あるいは奇数
カラム同士であることを判定する判定手段と、前記判定手段による判定結果が否であるとき前記読み出
しアドレスおよび前記書込みアドレスによって前記複数
のアドレスアレイを同時に索引して得られる各々のアド
レス情報に基づいて前記複数のデータアレイからデータ
を取り出す制御手段とを含むことを特徴とするキャッシ
ュ記憶装置。