JPH04199242A - キャッシュ記憶装置 - Google Patents
キャッシュ記憶装置Info
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- JPH04199242A JPH04199242A JP2318008A JP31800890A JPH04199242A JP H04199242 A JPH04199242 A JP H04199242A JP 2318008 A JP2318008 A JP 2318008A JP 31800890 A JP31800890 A JP 31800890A JP H04199242 A JPH04199242 A JP H04199242A
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- 230000015654 memory Effects 0.000 claims abstract description 29
- 238000003491 array Methods 0.000 claims abstract description 15
- 230000006870 function Effects 0.000 description 4
- 230000010365 information processing Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は情報処理装置に使用されるキャッシュ記憶装置
に関する。
に関する。
従来のキャッシュ記憶を持つキャッシュ記憶装置につい
て説明する。 周知のように、キャッシュ記憶装置は情報処理装置のデ
ータ読出しをより高速に行うために設けられている、高
速、小容量の記憶装置であり、主記憶装置内のデータの
一部を貯える働きをする。 その際、主記憶装置とキャッシュ記憶は、ある一定の大
きさのブロックに区切られており、キャッシュ記憶のデ
ータが主記憶装置上のどの場所のものであるかを覚えて
おくための小容量のメモリを持っている。このメモリは
アドレス・アレイと呼ばれる。 従って、情報処理装置がキャッシュ記憶装置をアクセス
する場合には、そのデータの主記憶装置上のアドレスに
よってアドレス・アレイを索引し７、求めるデータのキ
ャッシュ記憶装置内での有無を調べる。キャッシュ記憶
装置内に求めるデータが存在する場合には、そのデータ
のキャッシュ記憶装置内での位置を調べる。即ち、アド
レス・アレイによって、主記憶装置のアドレスをキヤ・
ンシュ記憶装置内のアドレスに変換しているわけである
。 ところで、従来は、キャッシュ記憶からの読出しも書込
みも同一のアドレス・アレイを索引しており、読出し及
び書込み要求が同時に発生すると、どちらかの要求を待
たせなければならなかった。
て説明する。 周知のように、キャッシュ記憶装置は情報処理装置のデ
ータ読出しをより高速に行うために設けられている、高
速、小容量の記憶装置であり、主記憶装置内のデータの
一部を貯える働きをする。 その際、主記憶装置とキャッシュ記憶は、ある一定の大
きさのブロックに区切られており、キャッシュ記憶のデ
ータが主記憶装置上のどの場所のものであるかを覚えて
おくための小容量のメモリを持っている。このメモリは
アドレス・アレイと呼ばれる。 従って、情報処理装置がキャッシュ記憶装置をアクセス
する場合には、そのデータの主記憶装置上のアドレスに
よってアドレス・アレイを索引し７、求めるデータのキ
ャッシュ記憶装置内での有無を調べる。キャッシュ記憶
装置内に求めるデータが存在する場合には、そのデータ
のキャッシュ記憶装置内での位置を調べる。即ち、アド
レス・アレイによって、主記憶装置のアドレスをキヤ・
ンシュ記憶装置内のアドレスに変換しているわけである
。 ところで、従来は、キャッシュ記憶からの読出しも書込
みも同一のアドレス・アレイを索引しており、読出し及
び書込み要求が同時に発生すると、どちらかの要求を待
たせなければならなかった。
上述した従来のキャッシュ記憶装置は、アドレス・アレ
イが１つしかないため、読出しおよび書込み要求が同時
に発生したらどちらかの要求を待だせる必要があった。 従って、本発明の目的は、読出しおよび書込み要求が同
時に発生してもデータ・アレイのレベルが異なればそれ
らの要求を同時に行えるようにしたキャッシュ記憶装置
を提供することにある。
イが１つしかないため、読出しおよび書込み要求が同時
に発生したらどちらかの要求を待だせる必要があった。 従って、本発明の目的は、読出しおよび書込み要求が同
時に発生してもデータ・アレイのレベルが異なればそれ
らの要求を同時に行えるようにしたキャッシュ記憶装置
を提供することにある。
本発明によるキャッシュ記憶装置は、複数のレベルから
成るキャッシュ記憶を有するキャッシュ記憶装置であっ
て、前記キャッシュ記憶は、個々のレベル毎に分割され
て、その各々が読出しまたは書込みのためのアドレスレ
ジスタを持つ分割データ・アレイから成り、前記キャッ
シュ記憶の読出しアドレスを保持する読出しアドレス回
路と、前記キャッシュ記憶の書込みアドレスを保持する
書込みアドレス回路と、前記キャッシュ記憶内に登録さ
れているデータのアドレスを記憶し、前記読出しアドレ
スが供給され、該読出しアドレスの目的とするデータ・
ブロックが登録されていれば、前記キャッシュ記憶内で
のレベルを出力する第１のアドレス−アレイと、該第１
のアドレス串アレイの写しであって、前記書込みアドレ
スが供給され、該書込みアドレスの目的とするデータ・
ブロックが登録されていれば、前記キャッシュ記憶内で
のレベルを出力する第２のアドレス・アレイと、前記第
１のアドレス・アレイと前記第２・のアドレス・アレイ
とから出力されたレベルを比較する比較手段と、該比較
手段による比較結果に基づいて前記分割データ・アレイ
に対する読出しと書込みの動作を制御するキャッシュ制
御手段とを備えることを特徴とする。
成るキャッシュ記憶を有するキャッシュ記憶装置であっ
て、前記キャッシュ記憶は、個々のレベル毎に分割され
て、その各々が読出しまたは書込みのためのアドレスレ
ジスタを持つ分割データ・アレイから成り、前記キャッ
シュ記憶の読出しアドレスを保持する読出しアドレス回
路と、前記キャッシュ記憶の書込みアドレスを保持する
書込みアドレス回路と、前記キャッシュ記憶内に登録さ
れているデータのアドレスを記憶し、前記読出しアドレ
スが供給され、該読出しアドレスの目的とするデータ・
ブロックが登録されていれば、前記キャッシュ記憶内で
のレベルを出力する第１のアドレス−アレイと、該第１
のアドレス串アレイの写しであって、前記書込みアドレ
スが供給され、該書込みアドレスの目的とするデータ・
ブロックが登録されていれば、前記キャッシュ記憶内で
のレベルを出力する第２のアドレス・アレイと、前記第
１のアドレス・アレイと前記第２・のアドレス・アレイ
とから出力されたレベルを比較する比較手段と、該比較
手段による比較結果に基づいて前記分割データ・アレイ
に対する読出しと書込みの動作を制御するキャッシュ制
御手段とを備えることを特徴とする。
前記キャッシュ制御手段は、前記比較手段による比較結
果が異なっていれば、前記読出しアドレスを前記第１の
アドレス・アレイの示すレベルに対応する前記分割デー
タ・アレイに供給すると共に前記書込みアドレスを前記
第２のアドレス・アレイの示すレベルに対応する前記分
割データ・アレイに供給して、異なる分割データ・アレ
イ間で当時に読出しと書込みの動作を指示し、前記比較
手段による比較結果が同一であれば、読出しを優先させ
る動作を指示する。
果が異なっていれば、前記読出しアドレスを前記第１の
アドレス・アレイの示すレベルに対応する前記分割デー
タ・アレイに供給すると共に前記書込みアドレスを前記
第２のアドレス・アレイの示すレベルに対応する前記分
割データ・アレイに供給して、異なる分割データ・アレ
イ間で当時に読出しと書込みの動作を指示し、前記比較
手段による比較結果が同一であれば、読出しを優先させ
る動作を指示する。
次に、本発明ついて図面を参照して説明する。
第１図を参照すると、本発明の一実施例によるキャッン
ユ記憶装置は、命令やオペランドの先取りを行なう先行
制御装置か出力する仮想アト１．・スを受取るレジスタ
（ＶＡＡＲ）１５を有する。このしジスタ１５は、後述
するキャッシュ記憶の読出しアドレスを保持する読出し
アドレス回路として働く。 アドレス変換バッファ（ＴＬＢ）１はレジスタ１５に保
持された仮想アドレスから実アドレスを索引するための
メモリである。 第１及び第２のアドレス・アレイ（ＡＡＩ及びＡＡ２）
２及び３は、このキャッシュ記憶のデータブロックの主
記憶装置上でのアドレスを記憶しておくメモリである。 第１のアドレス・アレイ２は、レジスタ１５に保持され
た仮想アドレスの一部であって、アドレス変換バッファ
〕によるアドレス変換の際に影響を受けない実アドレス
部の一部で索引され実マドレスを出力する。この実アド
レスとアト［ス変換バッファ］かり出力された実アドレ
スとは比較２へ４．５で比較される。どれらの比較結果
は、４ヤ・ン：、・ユ制御回路２２に対し、て、このキ
ャン２．訃゛憶装置に目的とするデータプロ・ツクか存
在すＺ、か否かを示すと共に、存在した場合にレベル〔
；、Ｌ、ベル］のどちらに属するかを示す。 第１のバッファ〕２は、先行制御装置からキャッシュ記
憶装置に対して書込ろ要求が田さｔｌたさき、仮想アド
レスがアドレス変換ノ＜ツ゛フ７１１’よって変換され
た実アドレスを貯乙ておくバッファである。 第１のバッファ］２の出力はレジスタ１４に保持される
。、このレジスタ１４はキャッシュ５己憧の書込みアド
レスを保持する書込みアドレス回路として働く。 第２のアドレス・アレイ′３から出力された実アドレス
とレジスタ１４に保持された実アドレスとは比較器６．
７て比較される。これらの比較結果も、キャッシュ制御
回路２２に対して、このキャッシュ記憶装置に目的とす
るデータブロックが存在するか否かを示すと共に、存在
した場合にレベル０、レベル］のどちらに属するかを示
す。 第２のバッファ１３は、演算装置から演算結果を受けと
って、キャッシュ記憶装置に書込むまでの間、データを
貯えておくバッファである。 第０及び第１のデータ・アレイ（ＤＡＯ及びＤＡ、１．
）１．０及び１１は、主記憶装置と同じサイズのブロッ
クに分割されているキャッシュ記憶である。 レジスタ］−６及び１８は、それぞれ第０及び第１のデ
ータ・アレイ１０及び１１のアドレスを保持するレジス
タである。 レジスタ］７及び１９は、それぞれ第Ｏ及び第１のデー
タ・アレイ１０及び１１への書込みデータを保持するレ
ジスタである。 第１及び第２のセレクタ８及び９は、それぞれレジスタ
１６及び１８へ送るアドレスをアドレス変換バッファ１
の出力かレジスタ１４の出力かを切り換えて、第０及び
第１のデータ・アレイ１０及び］１の読出しまたは書込
みのアドレスを決めるセレクタである。 第３のセレクタ２０は、第０及び第１のデータ・アレイ
］０及び１１から読出したデータのどちらかを選択し、
てレジスタ２１に供給するためのセレクタである。 次に、第２．３．４図を参照しながら、第１図に示され
たキャッシュ記憶装置の動作について詳しく説明する。 第２図は第１図のキャッシュ制御回路２２の動作を示す
真理値表である。 ケース１の実行待ちでは、第１及び第２のアドレス・ア
レイ２及び３の出力はすべて０であって、第０または第
１のデータ・アレイ１０または１１への読出し、書込み
の要求か何もないことを示している。このとき、第１及
び第２のセレクタ８及び９は、アドレス変換バッファ１
側でもレジスタ１４側でもどちらを選んでもよい。この
ような“θ″または“１′のどちらでもよい状態を“Ｘ
“で表している。 第１ステージとは、レジスタ１５または１４からレジス
タ１６．１８までの１マシンサイクルで動作する部分を
いう。同様に、第２ステージとは、レジスタ１６．１８
からレジスタ２１までの１マシンサイクルで動作する部
分をいう。 ケース１の実行待ちの動作の第２ステージでは、書込み
許可信号ＷＥがＷＥ−０であり、第Ｏまたは第１のデー
タ・アレイ１０または１１は読出しサイクルとなる。ま
た、第３のセレクタ２０は不定−×である。 次に、ケース２の読出し要求の場合の動作について説明
する。第１のアドレス・アレイ２のレベル０の出力のみ
“１″であるとする。これは、即ち、先行制御装置より
キャッシュ記憶に対して読出し要求があり、第１のアド
レス・アレイ２の索引の結果、レベル０に必要なデータ
あったことを示している。 このとき、第１ステージでは、第１のセレクタ８に“０
″側を選択させ、即ち、アドレス変換バッファ１の出力
をレベル０の第０のデータ・アレイ１０のアドレスとす
る。 続いて、第２ステージでは、レベル０、レベル１共にＷ
Ｅ−０として読出しサイクルとし、第３のセレクタ２０
に“０″側を選択させ、即ち、第０のデータ・アレイ１
０の出力をレジスタ２１に読出して、先行制御装置もし
くは演算装置へ送るという動作をする。 次に、ケース３の書込み要求の場合の動作について説明
する。第２のアドレス・アレイ３のレベルＯの出力のみ
“１１であるとする。これは、即ち、先行制御装置より
キャッシュ記憶に対する要求はなく、第１のバッファ１
２から出力された書込み要求が第０のデータ・アレイ１
０に対するものであることを示している。 このとき、第１ステージでは、第１のセレクタ８に“１
”側を選択させ、即ち、レジスタ１４の出力をレベルＯ
の第０のデータ・アレイ１０のアドレスとする。 続いて、第２ステージでは、レベル０のＷＥ〜１、レベ
ル１のＷＥ−０として、レベルＯを書込みサイクル、レ
ベル１を読出しサイクルとし、第２のバッファ１３に貯
えられている演算結果をレジスタ１７を経由して、第０
のデータ・アレイ１０に書込むという動作をする。 次に、第３図をも参照して、ケース４の読出し及び書込
み要求が同時に発生したが、その要求したレベルが異な
る場合の動作について説明する。 第１のアドレス・アレイ２のレベルＯ＝１．第２のアド
レス・アレイ３のレベル１−１でその他が０であるとす
る。 このとき、第１ステージでは、第１のセレクタ８に“０
゛側を選択させ、即ち、アドレス変換バッファ１の出力
を第０のデータ・バッファ１０のアドレスに、第２のセ
レクタ９に“１”側を選択させ、即ち、レジスタ１４の
出力を第１のデータ・バッファ１１のアドレスにする。 第２ステージで、第０のデータ・アレイ１０を読出しサ
イクル、第１のデータ・アレイを書込みサイクルとする
ことで、先行制御装置からの読出し要求と、第１のバッ
ファ１２に貯えられている書込み要求とを同時に実行す
ることができる。 次に、第４図をも参照して、ケース５の読出しおよび書
込み要求が同じレベルに同時に発生した場合の動作につ
いて説明する。ここでは、レベルＯが競合しているとす
る。 このときは、読出し要求を先に動作させる。その第１ス
テージで第１のセレクタ８にアドレス変換バッファ１側
を選択させ、第２ステージで第０のデータ・アレイ１０
、ｍｌのデータ・アレイ１１共に読出しサイクル、第３
のセレクタ２０に第０のデータ・アレイ１０側を選択さ
せ、第０のデータ・アレイ１０の読出し動作を終える。 読出し要求の第２ステージが動作すると同時に、第１ス
テージは、待たされた書込み要求を動作させる。即ち、
第１のセレクタ８にレジスタ１４側を選択させ、第０の
データ・アレイ１０のアドレスとする。そして、次のマ
シンサイクルで、第２ステージ、第０のデータ・アレイ
１０が書込みサイクルとなって、書込み要求の動作を終
了する。
ユ記憶装置は、命令やオペランドの先取りを行なう先行
制御装置か出力する仮想アト１．・スを受取るレジスタ
（ＶＡＡＲ）１５を有する。このしジスタ１５は、後述
するキャッシュ記憶の読出しアドレスを保持する読出し
アドレス回路として働く。 アドレス変換バッファ（ＴＬＢ）１はレジスタ１５に保
持された仮想アドレスから実アドレスを索引するための
メモリである。 第１及び第２のアドレス・アレイ（ＡＡＩ及びＡＡ２）
２及び３は、このキャッシュ記憶のデータブロックの主
記憶装置上でのアドレスを記憶しておくメモリである。 第１のアドレス・アレイ２は、レジスタ１５に保持され
た仮想アドレスの一部であって、アドレス変換バッファ
〕によるアドレス変換の際に影響を受けない実アドレス
部の一部で索引され実マドレスを出力する。この実アド
レスとアト［ス変換バッファ］かり出力された実アドレ
スとは比較２へ４．５で比較される。どれらの比較結果
は、４ヤ・ン：、・ユ制御回路２２に対し、て、このキ
ャン２．訃゛憶装置に目的とするデータプロ・ツクか存
在すＺ、か否かを示すと共に、存在した場合にレベル〔
；、Ｌ、ベル］のどちらに属するかを示す。 第１のバッファ〕２は、先行制御装置からキャッシュ記
憶装置に対して書込ろ要求が田さｔｌたさき、仮想アド
レスがアドレス変換ノ＜ツ゛フ７１１’よって変換され
た実アドレスを貯乙ておくバッファである。 第１のバッファ］２の出力はレジスタ１４に保持される
。、このレジスタ１４はキャッシュ５己憧の書込みアド
レスを保持する書込みアドレス回路として働く。 第２のアドレス・アレイ′３から出力された実アドレス
とレジスタ１４に保持された実アドレスとは比較器６．
７て比較される。これらの比較結果も、キャッシュ制御
回路２２に対して、このキャッシュ記憶装置に目的とす
るデータブロックが存在するか否かを示すと共に、存在
した場合にレベル０、レベル］のどちらに属するかを示
す。 第２のバッファ１３は、演算装置から演算結果を受けと
って、キャッシュ記憶装置に書込むまでの間、データを
貯えておくバッファである。 第０及び第１のデータ・アレイ（ＤＡＯ及びＤＡ、１．
）１．０及び１１は、主記憶装置と同じサイズのブロッ
クに分割されているキャッシュ記憶である。 レジスタ］−６及び１８は、それぞれ第０及び第１のデ
ータ・アレイ１０及び１１のアドレスを保持するレジス
タである。 レジスタ］７及び１９は、それぞれ第Ｏ及び第１のデー
タ・アレイ１０及び１１への書込みデータを保持するレ
ジスタである。 第１及び第２のセレクタ８及び９は、それぞれレジスタ
１６及び１８へ送るアドレスをアドレス変換バッファ１
の出力かレジスタ１４の出力かを切り換えて、第０及び
第１のデータ・アレイ１０及び］１の読出しまたは書込
みのアドレスを決めるセレクタである。 第３のセレクタ２０は、第０及び第１のデータ・アレイ
］０及び１１から読出したデータのどちらかを選択し、
てレジスタ２１に供給するためのセレクタである。 次に、第２．３．４図を参照しながら、第１図に示され
たキャッシュ記憶装置の動作について詳しく説明する。 第２図は第１図のキャッシュ制御回路２２の動作を示す
真理値表である。 ケース１の実行待ちでは、第１及び第２のアドレス・ア
レイ２及び３の出力はすべて０であって、第０または第
１のデータ・アレイ１０または１１への読出し、書込み
の要求か何もないことを示している。このとき、第１及
び第２のセレクタ８及び９は、アドレス変換バッファ１
側でもレジスタ１４側でもどちらを選んでもよい。この
ような“θ″または“１′のどちらでもよい状態を“Ｘ
“で表している。 第１ステージとは、レジスタ１５または１４からレジス
タ１６．１８までの１マシンサイクルで動作する部分を
いう。同様に、第２ステージとは、レジスタ１６．１８
からレジスタ２１までの１マシンサイクルで動作する部
分をいう。 ケース１の実行待ちの動作の第２ステージでは、書込み
許可信号ＷＥがＷＥ−０であり、第Ｏまたは第１のデー
タ・アレイ１０または１１は読出しサイクルとなる。ま
た、第３のセレクタ２０は不定−×である。 次に、ケース２の読出し要求の場合の動作について説明
する。第１のアドレス・アレイ２のレベル０の出力のみ
“１″であるとする。これは、即ち、先行制御装置より
キャッシュ記憶に対して読出し要求があり、第１のアド
レス・アレイ２の索引の結果、レベル０に必要なデータ
あったことを示している。 このとき、第１ステージでは、第１のセレクタ８に“０
″側を選択させ、即ち、アドレス変換バッファ１の出力
をレベル０の第０のデータ・アレイ１０のアドレスとす
る。 続いて、第２ステージでは、レベル０、レベル１共にＷ
Ｅ−０として読出しサイクルとし、第３のセレクタ２０
に“０″側を選択させ、即ち、第０のデータ・アレイ１
０の出力をレジスタ２１に読出して、先行制御装置もし
くは演算装置へ送るという動作をする。 次に、ケース３の書込み要求の場合の動作について説明
する。第２のアドレス・アレイ３のレベルＯの出力のみ
“１１であるとする。これは、即ち、先行制御装置より
キャッシュ記憶に対する要求はなく、第１のバッファ１
２から出力された書込み要求が第０のデータ・アレイ１
０に対するものであることを示している。 このとき、第１ステージでは、第１のセレクタ８に“１
”側を選択させ、即ち、レジスタ１４の出力をレベルＯ
の第０のデータ・アレイ１０のアドレスとする。 続いて、第２ステージでは、レベル０のＷＥ〜１、レベ
ル１のＷＥ−０として、レベルＯを書込みサイクル、レ
ベル１を読出しサイクルとし、第２のバッファ１３に貯
えられている演算結果をレジスタ１７を経由して、第０
のデータ・アレイ１０に書込むという動作をする。 次に、第３図をも参照して、ケース４の読出し及び書込
み要求が同時に発生したが、その要求したレベルが異な
る場合の動作について説明する。 第１のアドレス・アレイ２のレベルＯ＝１．第２のアド
レス・アレイ３のレベル１−１でその他が０であるとす
る。 このとき、第１ステージでは、第１のセレクタ８に“０
゛側を選択させ、即ち、アドレス変換バッファ１の出力
を第０のデータ・バッファ１０のアドレスに、第２のセ
レクタ９に“１”側を選択させ、即ち、レジスタ１４の
出力を第１のデータ・バッファ１１のアドレスにする。 第２ステージで、第０のデータ・アレイ１０を読出しサ
イクル、第１のデータ・アレイを書込みサイクルとする
ことで、先行制御装置からの読出し要求と、第１のバッ
ファ１２に貯えられている書込み要求とを同時に実行す
ることができる。 次に、第４図をも参照して、ケース５の読出しおよび書
込み要求が同じレベルに同時に発生した場合の動作につ
いて説明する。ここでは、レベルＯが競合しているとす
る。 このときは、読出し要求を先に動作させる。その第１ス
テージで第１のセレクタ８にアドレス変換バッファ１側
を選択させ、第２ステージで第０のデータ・アレイ１０
、ｍｌのデータ・アレイ１１共に読出しサイクル、第３
のセレクタ２０に第０のデータ・アレイ１０側を選択さ
せ、第０のデータ・アレイ１０の読出し動作を終える。 読出し要求の第２ステージが動作すると同時に、第１ス
テージは、待たされた書込み要求を動作させる。即ち、
第１のセレクタ８にレジスタ１４側を選択させ、第０の
データ・アレイ１０のアドレスとする。そして、次のマ
シンサイクルで、第２ステージ、第０のデータ・アレイ
１０が書込みサイクルとなって、書込み要求の動作を終
了する。
以上説明したように、本発明はキャッシュ記憶のアドレ
ス・アレイを２組持って、読出しおよび書込み時の参照
を同時にできるようにし、かつ、レベル毎に読出しまた
は書込みか個別に行えるように、データ・アレイを分割
することによって、キャッシュ記憶への読出しまたは書
込みの動作かデータ・アレイのレベルが異なれば、同時
に実行できるという効果がある。
ス・アレイを２組持って、読出しおよび書込み時の参照
を同時にできるようにし、かつ、レベル毎に読出しまた
は書込みか個別に行えるように、データ・アレイを分割
することによって、キャッシュ記憶への読出しまたは書
込みの動作かデータ・アレイのレベルが異なれば、同時
に実行できるという効果がある。
第１図は本発明の一実施例によるキャッシュ記憶装置を
示すブロック図、第２図は第１図のキャッシュ制御回路
の動作を示す真理値表、第３図は第２図のケース４の読
出しおよび書込み要求のレベルが競合しなかった場合の
動作を示すタイムチャート、第４図は第２図のケース５
の読出しおよび書込み要求のレベルが競合した場合の動
作を示すタイムチャートである。 １・・・アドレス変換バッファ（ＴＬＢ） 、２・・・
第１のアドレス・アレイ（ＡＡＩ）、３・・第２ ｔＴ
＝ ７ドレス・アレイ（ＡＡ２） 、４，５，６、’７
比較器、８．９・・・セレクタ、Ｉ Ｌ〕・・・第
０のデータ・アレイ（ＤＡＯ） 、１１・・・第１のデ
ータ・アＬ・イ（ＤＡ］、、）、１２・・−節］のバッ
ファ、〕３・・第２のバッファ、１．４．１５．１６．
１７，１８．２９・・・レジスタ、２０・・・セレクタ
、２１・・レン・スタ、２２・・・キャッシュ制御回路
。 第３図
示すブロック図、第２図は第１図のキャッシュ制御回路
の動作を示す真理値表、第３図は第２図のケース４の読
出しおよび書込み要求のレベルが競合しなかった場合の
動作を示すタイムチャート、第４図は第２図のケース５
の読出しおよび書込み要求のレベルが競合した場合の動
作を示すタイムチャートである。 １・・・アドレス変換バッファ（ＴＬＢ） 、２・・・
第１のアドレス・アレイ（ＡＡＩ）、３・・第２ ｔＴ
＝ ７ドレス・アレイ（ＡＡ２） 、４，５，６、’７
比較器、８．９・・・セレクタ、Ｉ Ｌ〕・・・第
０のデータ・アレイ（ＤＡＯ） 、１１・・・第１のデ
ータ・アＬ・イ（ＤＡ］、、）、１２・・−節］のバッ
ファ、〕３・・第２のバッファ、１．４．１５．１６．
１７，１８．２９・・・レジスタ、２０・・・セレクタ
、２１・・レン・スタ、２２・・・キャッシュ制御回路
。 第３図
Claims (1)
- 【特許請求の範囲】 １、複数のレベルから成るキャッシュ記憶を有するキャ
ッシュ記憶装置において、 前記キャッシュ記憶は、個々のレベル毎に分割されて、
その各々が読出しまたは書込みのためのアドレスレジス
タ（１６、１８）を持つ分割データ・アレイ（１０、１
１）から成り、 前記キャッシュ記憶の読出しアドレスを保持する読出し
アドレス回路（１５）と、 前記キャッシュ記憶の書込みアドレスを保持する書込み
アドレス回路（１４）と、 前記キャッシュ記憶内に登録されているデータのアドレ
スを記憶し、前記読出しアドレスが供給され、該読出し
アドレスの目的とするデータ・ブロックが登録されてい
れば、前記キャッシュ記憶内でのレベルを出力する第１
のアドレス・アレイ（２）と、 該第１のアドレス・アレイの写しであって、前記書込み
アドレスが供給され、該書込みアドレスの目的とするデ
ータ・ブロックが登録されていれば、前記キャッシュ記
憶内でのレベルを出力する第２のアドレス・アレイ（３
）と、 前記第１のアドレス・アレイと前記第２のアドレス・ア
レイとから出力されたレベルを比較する比較手段（４、
５、６、７）と、 該比較手段による比較結果に基づいて前記分割データ・
アレイに対する読出しと書込みの動作を制御するキャッ
シュ制御手段（２２）と を備えることを特徴とするキャッシュ記憶装置。 ２、前記キャッシュ制御手段は、前記比較手段による比
較結果が異なっていれば、前記読出しアドレスを前記第
１のアドレス・アレイの示すレベルに対応する前記分割
データ・アレイに供給すると共に前記書込みアドレスを
前記第２のアドレス・アレイの示すレベルに対応する前
記分割データ・アレイに供給して、異なる分割データ・
アレイ間で当時に読出しと書込みの動作を指示し、前記
比較手段による比較結果が同一であれば、読出しを優先
させる動作を指示する請求項１記載のキャッシュ記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318008A JPH04199242A (ja) | 1990-11-26 | 1990-11-26 | キャッシュ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318008A JPH04199242A (ja) | 1990-11-26 | 1990-11-26 | キャッシュ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199242A true JPH04199242A (ja) | 1992-07-20 |
Family
ID=18094459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318008A Pending JPH04199242A (ja) | 1990-11-26 | 1990-11-26 | キャッシュ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6038647A (en) * | 1995-12-06 | 2000-03-14 | Fujitsu Limited | Cache memory device and method for providing concurrent independent multiple accesses to different subsets within the device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694567A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Busy control system for buffer memory |
| JPS59213084A (ja) * | 1983-05-16 | 1984-12-01 | Fujitsu Ltd | バッファ記憶装置のアクセス制御方式 |
| JPH04130940A (ja) * | 1990-09-21 | 1992-05-01 | Nec Corp | キャッシュ記憶装置 |
| JPH04145552A (ja) * | 1990-10-05 | 1992-05-19 | Nec Corp | キャッシュ記憶装置 |
-
1990
- 1990-11-26 JP JP2318008A patent/JPH04199242A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694567A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Busy control system for buffer memory |
| JPS59213084A (ja) * | 1983-05-16 | 1984-12-01 | Fujitsu Ltd | バッファ記憶装置のアクセス制御方式 |
| JPH04130940A (ja) * | 1990-09-21 | 1992-05-01 | Nec Corp | キャッシュ記憶装置 |
| JPH04145552A (ja) * | 1990-10-05 | 1992-05-19 | Nec Corp | キャッシュ記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6038647A (en) * | 1995-12-06 | 2000-03-14 | Fujitsu Limited | Cache memory device and method for providing concurrent independent multiple accesses to different subsets within the device |
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