JPH011044A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はストアイン方式のバッファ記憶を有するメモリ
アクセス制御装置に関する。

〔従来の技術〕

従来、ストアイン方式のバッファ記１ａを有するメモリ
アクセス制御装置では、バッファ記憶と主記憶装置（Ｍ
ＭＵ）間でデータの不一致が発生する。そのため、バッ
ファ記憶のミス時には、−度バソファ記悼の内容をＭＭ
Ｕへ戻す必要性が生じる。この場合、先にＭＭＵへのス
ワップリクエストを発行し、処理終了後、ＭＭＵヘブロ
ック転送リクエストを発行するため、２フエーズの処理
が必要であった。

〔発明が解決しようとする課題〕

一ヒ述した従来の技術では、バッファ記憶のミス発生時
、スワップが発生ずると、ＭＭＵに対するストアリクエ
ストとリードリクエストに分けて処理するため、制御が
複雑になるという欠点があった。

〔課題を解決するための手段〕

このような欠点を除去するために本願の第１の発明によ
るメモリアクセス制御装置は、バッファ記憶内容の有効
性と主記憶装置データ内容との一致性を示すビットを有
するアドレスアレイ手段と、アドレスアレイ手段の出力
からバッファ記ｊＱのヒツト／ミスを判定する手段と、
ミス時バッファ記ｔなのリプレイスレベルを決定する手
段と、リプレイスレベルの指示するアドレスアレイ手段
の出力からそのレベルの有効性ならびに主記憶装置内容
とバッファ記憶内容との不一致を検出し、バッファ記憶
の主記憶装置への書込みの必要性を判定する手段と、書
込みの必要性が発生した時、主記憶装置に対する読出し
と書込みを１リクエストで処理する手段とを有するよう
にしたものである。

また、本願の第２の発明によるメモリアクセス制御装置
は、バッファ記憶内容の有効性と主記憶装置データ内容
との一致性を示すビットを有するアドレスアレイ手段と
、アドレスアレイ手段の出力からバッファ記憶のヒツト
／ミスを判定する第１の判定手段と、ミス時バッファ記
憶のリプレイスレベルを決定する手段と、リプレイスレ
ベルの指示するアドレスアレイ手段の出力からそのレベ
ルの有効性ならびに主起ｔα装置内容とバッファ記憶内
容との不一致を検出し、バッファ記憶の主記憶装置への
書込みの必要性を判定する第２の判定手段と、第１の判
定手段から主記憶装置に対する書込みと読出し要求を同
時に送出する手段と、決定手段および第２の判定手段か
ら先の書込みと読出し要求のうち書込み要求のみを無効
化する手段とを有するようにしたものである。

〔作用〕

第１の発明によるメモリアクセス制御７ｔｌ装置におい
ては、ミス時スワップの必要性が発生した時、主起ｔ９
装置に対し読出しと書込みを１リクエストで処理する。

また第２の発明によるメモリアクセス制御装置において
は、スワップの有無に関わらず、主記憶装置に対して古
込みと読出しを同時に出し、先に送出した書込み要求の
みを無効化する。

〔実施例〕

まず、第１の発明に係わるメモリアクセス制御装置の一
実施例を第１図〜第４図を用いて説明する。

第１図を参照して、第１の発明の一実施例によるメモリ
アクセス制御装置は、演算処理装置や入出力処理装置等
の要求元と主記憶装置（ＭＭＵ）２３に接続されている
。本実施例では、要求元として、装置Ａ、装置Ｂおよび
装置Ｃの３つの装置を有する。メモリアクセス制御！装
置は、リクエスト受付ボート部３０と、リクエスト処理
部４０から成る。

リクエスト受付ボート部３０は、装置Ａからのリクエス
トを受付ける装置Ａリクエスト受付ハンファ１、装置Ｂ
からのリクエストを受付ける装置Ｂリクエスト受付バッ
ファ２、および装置Ｃからのリクエストを受付ける装置
Ｃリクエスト受付バッファ３を有する。４はビジーチエ
ツク回路で、ＭＭＵ２３のビジー状態を判定し、装置間
の優先度をとってリクエスト処理部４０へ１つのリクエ
ストを送出する機能をもつ。リクエストがヒツトする限
りリクエストを時間ＩＴ毎に送出可能であるが、ミスし
た場合はＭＭＵがビジー状態となるため、リクエストを
落とすのを抑える。５は選）尺器で、ビジーチエツク回
路４の指示する装置のリクエストを選択する。以上述べ
た１〜５がメモリ制御装置のリクエスト受付ボート部に
対応し、以下に述べる６〜２１までがメモリ制御装置の
リクエスト処理部に対応する。

次に、リクエスト処理部４０について説明する。

６は選択器５の出力を受けるリクエストアドレスレジス
フで、要求元からのリクエストアドレスを格納する。７
は同じく選択器５の出力を受けるストアデータレジスタ
で、要求元からのメモリへのストアデータを格納する。

８はバッファ記憶（キャッシュとも呼ふ）ミスの場合、
ＭＭＵ２３からバッファ記憶１８へのストアデータを格
納するレジスタである。キャッシュミスの時のキャッシ
ュへのストアデータは、このレジスタ８出力とストアデ
ータレジスタ出力（ブロック中の書きかえ部分のみがス
トアデータレジスタ７）であり、キャツシュヒツトの時
のキャッシュへのストアデータは、ストアデータレジス
タ７出力となる。この切替えは、Ｍ　Ｍ　ＬＪ制御回路
１７の指示により行なわれ、キャッシュへのブロック転
送シーケンスにより、Ｍ　Ｍ　Ｕリプライデータレジス
タ８を選択する。

９はバッファ記憶１８のブロックアドレスとＶビット、
Ｍビットを有するレベル０アドレスアレイである。■ビ
ットは有効ビットであり、バッファ記憶１８のデータの
有効性を示す。ＭビットはＭＭＵ２３の内容とバッファ
記ｔα１８の内容との不−敗性を示すビットで、ストア
リクエストではバッファ記憶１８の内容が最新データと
なるため、Ｍビットを“ｌ”にする動作が伴う。１０は
同じくレベルＮアドレスアレイである。本実施例ではア
ドレスアレイは複数レベルから構成され、バッファ記憶
１８も同数の複数レベルから構成されている。

１）はレベルＯコンパレータで、レベルロアドレスアレ
イ９の出力とリクエストアドレス中のブロックアドレス
を比較する。レベルロアドレスアレイのブロックアドレ
スとリクエストアドレス中のブロックアドレスが一致し
、かつＶビットが“１”の時は、バッファ記憶１８がレ
ベルＯでヒツトしたことになり、リード／ストアリクエ
ストともバッファ記憶１８のレベルＯに対するアクセス
として動作する。１２は同じくレベルＮに対応するコン
パレータである。

１３はヒツト／ミス判定回路で、レベルＯコンパレータ
１）〜レベルＮコンパレータ１２の出力を入力する。各
レベルのコンパレータ出力がすべて“０”の時はミス、
いずれかのコンパレータ出力が“ｌ”の時はヒントとな
り、ミスした場合はＭ　Ｍ　Ｕ　２３に対するアクセス
が発生する。ミスのケースは大きく分けると２ケースあ
る。その１つのケースは、有効ビットが１”であるがブ
ロックアドレスが異なる場合であり、他の１つのケース
は、有効ビットが“０”で、バッファ記憶１８に有効な
データが登録されていない場合である。

１４はリプレイスレベル決定回路で、ミス発生時に新規
データをどのレベルに割り付けるかを決定する。そのア
ルゴリズムは、−船釣にはＬＲＵ（１，ｅａｓｔ　Ｒｅ
ｃｅｎｔｒｙ　［ｌ５ｅｄ）などで決定される。ストア
イン方式キャッシュがストアスル一方式キャッシュと異
なるのは、この新規割り付けに対し、バッファ記憶１８
のＭＭＵ２３への書込み（以下「スワップ」という）動
作が発生する点にある。

１５はリプレイスアドレス生成回路であり、入力は各ア
ドレスアレイのブロックアドレスである。

この回路では、リプレイスレベルとなったアドレスアレ
イのブロックアドレスを選択し出力する機能を持つ。

１６はりブレイス有無判定回路で、入力は各アドレスア
レイの■ビットとＭビットであり、リプレイスレベルと
なったアドレスアレイのＶビット、Ｍビットを選択し出
力する機能を持つ。リプレイスレベルのＶビットが“０
”のケースと■ビットが１′でＭビットが“０″のケー
スではスワップは発生せず、そのレベルへＭＭＵ２３か
らのブロック転送データを割り付ける。一方、リプレイ
スレベルの■ビットが“１”でＭビットが１”のケース
では、バッファ記憶１８上に最新のデータがあるため、
スワップが発生する。

１７は後で詳細に説明を行なう。

１８は複数レベルから構成されるバッファ記憶で、−Ｉ
ｎ的に１ブロツクは６４バイト程度である。

このバッファ記憶１８のリード／ストアアドレスは、ヒ
ント時にはリクエストアドレスレジスタ６によって与え
られ、ミス時にはＭＭＵ制御回路１７によって与えられ
る。ＭＭＵ制御回路１７によって与えられるアドレスは
ブロック転送時とスワップ時で異なったアドレスである
。本実施例ではり−ド／ストアのデータ幅は８バイト、
プロ・ツク転送とスワップ時は１ブロック単位で行なう
。バッファ記憶１８へのストアデータはヒツト／ミスに
よって異なり、ヒント時はストアデータレジスタ７から
、ミス時はＭＭＵ２３からのプロ・ツク転送データ（８
バイトメ８回）をＭＭＵリプライデータレジスタ８から
入力する。バッファ記憶１８の出力は装置Ａ、Ｂおよび
Ｃリプライレジスタ１９．２０および２１とスワップ時
のＭＭＵストアデータレジスタ２２へ２系続出力される
。ＭＭＵストアデータレジスタ２２への出力は８バイト
ス８回行なわれる。

装置Ａ、ＢおよびＣリプライレジスタ１９．２０および
２１はリードリクエスト時にはバッファ記１ｑｔａまた
はＭＭＵリプライデータレジスタ８の出力を受け、それ
ぞれリクエスト要求元である装置Ａ、装置Ｂおよび装置
Ｃにリプライデータを返す。ＭＭＵリプライデータレジ
スタ８からのパスはミス時のアクセスタイムを短縮する
ためにもうけられたもので、ＭＭＵ２３からバッファ記
憶１８ヘスドアすると同時に要求元にも返すように構成
されている。ストアリクエスト時には、リプライデータ
はない。

次に、ミスが発生した時のリクエストの動作について説
明する。

■　リードリクエストでスワップなしのケース。

ＭＭＵ２３からのブロック転送要求を発行し、バッファ
記憶１８へ割り付けると同時に、要求元ヘリプライデー
タを返す。

■　リードリクエストでスワップありのケース。

リプレイスレベルのバッファ記憶１８をＭＭＵ２３ヘス
ドアした後、ブロック転送を行ない、バッファ記憶１８
へ割り付けると同時に要求元ヘリプライデータを返す。

上記リードリプレイスでは、新しく割り付けられたレベ
ルのアドレスアレイの■ビットを“ｌ”にＭビットを“
０”にする。

■　ストアリクエストでスワップなしのケース。

ＭＭＵ２３からのブロック転送要求を発行し、バッファ
記憶１８へ割り付ける。

■　ストアリクエストでスワップありのケース。

リプレイスレベルのバッファ記憶１８をＭＭＵ２３ヘス
ドアした後、ブロック転送を行ない、バッファ記憶へ割
り付ける。上記ストアリクエストでは、新しく割り付け
られたレベルのアドレスアレイのＶビットを“１″にＭ
ビットを“１″にする。

次に、ＭＭＵ制御回路１７の詳細な説明を行なう。ＭＭ
Ｕ制御回路１７はＭＭＵ２３に対するブロック転送、ス
ワップを制御する機能を有する。

人力はリクエストアドレス、ミス信号、リプレイス有信
号、リプレイスレベルのブロックアドレス、ＭＭＵリプ
ライで、出力はビジーチエツク回路４へのビジー信号、
ＭＭＵリクエスト、ＭＭＵリクエストアドレス、バッフ
ァ記憶１８へのミス時の書込み指示、読出し指示、リー
ド／ライトアドレスである。第１の発明の特徴は、スワ
ップの有無に関わらず、ＭＭＵ２３への１回のリクエス
トでミス処理を行なうところにある。

第２図に第１図のＭＭＵ制御回路１７の詳細を、第３．
第４図にタイムチャートを示す。これらをもとにミス発
明の詳細な説明を行なう。

第１にミス信号とりブレイス有信号から、スワップの有
無を検出する。ミスでリプレイス有の時はスワンプ有と
なり、ミス処理はブロック転送とスワップからなる。ミ
スでリプレイス無の時はスワップ無となり、ミス処理は
ブロック転送のみである。

１００がスワップ検出部、１）０がブロック転送検出部
である。１３０はＭＭＵのビジーチエツク回路で、先行
にミス処理中のリクエストが存在する時は、ビジーチエ
ツクをパスしない、すなわち待ら合わせが発生する。

１２０はＭＭＵビジーフラグで、先行ミスのリクエスト
がビジーチエツクをバスし、ＭＭＵ２３に対しリクエス
トを発行したことでセットされ、ＭＭＵ２３からのリプ
ライで解除される。本実施例ではＭＭＵリプライによっ
て解除しているが、Ｔ数監視を行ない自分で解除するこ
とも可能である。ＭＭＵビジーフラグ１２０はビジーチ
エツク回路４へ出力され、リクエスト受付ポート部３０
からのあらたなリクエストを抑止すると同時に、ＭＭＵ
２３のビジーチエツク回路へ出力され、ミスリクエスト
のアクセスを抑える。ＭＭＵビジーチエツクをバスする
と、スワップ有／無に応じてＭＭＵ２３ヘリクエストを
発行する。すなわち、リクエストコマンドが異なる本実
施例では、同時にブロック転送アドレスもＭＭＵ２３に
対して送出される。次にスワップ有のケースと無のケー
スに分けて動作を説明する。

■スワップ有の場合（第３図） スワップビジー発生回路１４０がＭＭＵ２３のビジーフ
ラグを設定し、後続リクエストを聞える。

次に、バッファ記憶スワップシーケンサ１７０が動作し
、バッファ記憶１８に対し読出し指示とスワップアドレ
スを送り、ＭＭｔＪ２３へはスワップアドレス送出タイ
ミング信号によってスワップアドレスを与える。これに
よって、バッファ記憶１８からＭＭＵ２３へのスワップ
が行なわれる。次に、ブロック転送シーケンサ１９０が
ＭＭＵ２３からのブロック転送データが返るタイミング
に、バッファ記憶１８に対し書込み指示とブロック転送
アドレスを与える。シーケンサ１７０および１９０はシ
フトレジスタなどによって構成される。

■　スワップ無の場合（第４図） ブロック転送ビジー発生回路１５０がＭＭＵ２３のビジ
ーフラグを設定し、後続リクエストを押さえる。次に、
ダミーサイクル発生回路１８０が動作し、ブロック転送
が始まるまで無動作でタイミング合わせを行なう。次に
、ブロック転送シーケンサ１９０がＭＭＵ２３からのブ
ロック転送データが返るタイミングに、バッファ記憶１
８に対し書込み指示とブロック転送アドレスを与える。

以上説明したように、これらの処理と同時に要求元への
リプライも返される。

２００はスワップアドレス生成回路で、リプレイスレベ
ルのブロックアドレスとリクエストアドレスのカラムア
ドレスを合成する機能を有する。

２１０はブロック転送アドレス生成回路で、リクエスト
アドレスがそのままブロック転送アドレスとなる。ＭＭ
Ｕ２３へはブロックアドレスとカラムアドレスが出力さ
れる。バッファ記憶１８へはカラムアドレスのみが出力
される。２２０は第１の選択手段で、ＭＭＵ２３へのリ
ード／ストアアドレス出力する。本実施例では、通常は
ＭＭＵ２３からのブロック転送アドレスを出力し、スワ
ップ有の時は固定タイミングでスワップアドレスを出力
するようになっている。２３０は第２の選択手段で、バ
ッファ記憶１８のリード／ストアアドレスを出力する。

本実施例では、通常はＭＭＵ２３からのブロック転送ア
ドレスを出力し、スワップ有の時は固定タイミングでス
ワップアドレスを出力するようになっている。

次に、第２の発明の一実施例について、第５図〜第８図
を用いて説明する。第５図〜第８図は第１の発明の一実
施例を示す第１図〜第４図に対応するものであり、同一
部分又は相当部分には同一符号が付しである。

第２の発明の一実施例は第１の発明の一実施例とは書込
み無効化信号を設けた点が異なる。本実施例の動作は、
ミスが発生した時のリクエストの動作までは前記第１の
発明の一実施例と同様であるので、その説明を省略する
。従って、ＭＭＵ制御回路１７の詳細な説明から行なう
。

第５図において、ＭＭＵ制御回路１７はＭＭＵ２３に対
するブロック転送、スワップを制御する機能を有する。

入力はリクエストアドレス、ミス４Ｍ号、リプレイス有
信号、リプレイスレベルのブロックアドレス、ＭＭＵリ
プライで、出力はビジーチエツク回路４へのビジー信号
、ＭＭＵリクエスト、書込み無効化信号、ＭＭＯリクエ
ストアドレス、バッファ記憶１８へのミス時の書込み指
示、読出し指示、リート／ライ）・アドレスである。第
２の発明の特徴は、スワップの有無に関わらず、ＭＭＵ
２３へ書込みと読出しを同時に出し、ミス処理を行なう
とごろにある。

第６図に第５図のＭＭＵ制御回路１７の詳細を、第７．
第８図にタイムチャートを示す。これらをもとにミス発
明の詳細な説明を行なう。

第１にミス信号とりブレイス有信号から、スワップの有
無を検出する。ミスでリプレイス有の時はスワップ有と
なり、ミス処理はブロック転送とスワップからなる。ミ
スでリプレイス無の時はスワップ無となり、ミス処理は
ブ［ドック転送のみである。

１００がスワップ検出部、１）０がブロック転送検出部
である。１３０はＭＭＵのビジーチエツク回路で、先行
にミス処理中のリクエストが存在する時は、ビジーチエ
ツクをパスしない、すなわち待ち合わせが発生する。

１２０はＭＭＵビジーフラグで、先行ミスのリクエスト
がビジーチエツクをパスし、ＭＭＵ２３に対しリクエス
トを発行したごとでセットされ、ＭＭＵ２３からのリプ
ライで解除される。本実施例ではＭ　Ｍ　Ｕリプライに
よって解除しているが、Ｔ数監視を行ない自分で解除す
ることも可能である。ＭＭＵビジーフラグ１２０はビジ
ーチエツク回路４へ出力され、リクエスト受付ボート部
３０からのあらたなリクエストを抑止すると同時に、Ｍ
ＭＵ２３のビジーチエツク回路へ出力され、ミスリクエ
ストのアクセスを抑える。ＭＭＵビジーチエツクをパス
すると、ＭＭＵ２３に対し書込みと読出しリクエストが
送出される。Ｍ　Ｍ　Ｕリクエスト生成回路１６０は華
なるオアゲートである。

本実施例では同時にブロック転送アドレスもＭＭＵ２３
に対して送出される。２４０は同期回路であり、ブロッ
ク転送ビジーパスが入力され、ＭＭＵ２３に対し固定Ｔ
数後、書込み無効化信号が出力される。次にスワップ有
のケースと無のケースに分けて動作を説明する。

■スワップ有の場合（第７図） スワップビジー発生回路１４０がＭＭＵ２３のビジーフ
ラグを設定し、後続リクエストを抑える。

次に、バッファ記憶スワップシーケンサ１７０が動作し
、バッファ記憶Ｉ８に対し読出し指示とスワップアドレ
スを送り、ＭＭＵ２３へはスワップアドレス送出タイミ
ング信号によってスワップアドレスを与える。これによ
って、バッファ記憶１８からＭＭＵ２３へのスワップが
行なわれる。次に、ブロック転送シーケンサ１９０がＭ
ＭＵ２３からのブロック転送データが返るタイミングに
、バッファ記憶１８に対し書込み指示とブロック転送ア
ドレスを与える。シーケンサ１７０および１９０はシフ
トレジスタなどによって構成される。

■　スワップ無の場合（第８図） ブロック転送ビジー発生回路１５０がＭＭＵ２３のビジ
ーフラグを設定し、後続リクエストを押さえる。次に、
ダミーサイクル発生回路１８０が動作し、ブロック転送
が始まるまで無動作でタイミング合わせを行なう。次に
、ブロック転送シーケンサ１９０がＭＭＵ２３からのブ
ロック転送データが返るタイミングに、バッファ記憶１
８に対し書込み指示とブロック転送アドレスを与える。

ＭＭＵ２３側はリクエストを受けても書込み無効化信号
が来ると、バッファ記ｉ！１８へのブロック転送のみし
か実行しない。

以上説明したように、これらの処理と同時に要求元への
リプライも返される。

２００はスワップアドレス生成回路で、リプレイスレヘ
ルのブロックアドレスとリクエストアドレスのカラムア
ドレスを合成する機能を有する。

２１０はブロック転送アドレス生成回路で、リクエスト
アドレスがそのままブロック転送アドレスとなる。ＭＭ
Ｕ２３へはブロックアドレスとカラムアドレスが出力さ
れる。バッファ記憶１８へはカラムアドレスのみが出力
される。２２０は第１の選択手段で、ＭＭＵ２３へのり
一ド／ストアアドレス出力する。本実施例では、通常は
ＭＭＵ２３からのブロック転送アドレスを出力し、スワ
ップ有の時は固定タイミングでスワップアドレスを出力
するようになっている。２３０は第２の選択手段で、バ
ッファ記憶１８のリード／ストアアドレスを出力する。

本実施例では、通常はＭＭＵ２３からのブロック転送ア
ドレスを出力し、スヮップイ１の時は固定タイミングで
スワップアドレスを出力するようになっている。

〔発明の効果〕

以上説明したように第１の発明によるメモリアクセス制
御装置は、ミス時スワップの必要性が発生した時、主記
憶装置に対し読出しと書込みを１リクエストで処理する
ことにより、制御が節単にできるという効果がある。

また第２の発明によるメモリアクセス制御装置は、スワ
ップの有無に関わらず、主記憶装置に対して書込みと読
出しを同時に出し、先に送出した書込み要求のみを無効
化することにより、ミス発生時の制御を簡単にできると
いう効果がある。

【図面の簡単な説明】

第１図は第１の発明の一実施例の構成を示すブロック図
、第２図は第１図のＭＭＵ制御回路の詳細を示すブロッ
ク図、第３図はミス時のＭＭＵリクエスト（スワップ有
の場合）のタイムチャート、第４図はミス時のＭＭＵリ
クエスト（スワップ無の場合）のタイムチャート、第５
図は第２の発明の一実施例の構成を示すブロック図、第
６図は第５図のＭＭＵ制御回路の詳細を示すブロック図
、第７図はミス時のＭＭＵリクエスト（スワップ有の場
合）のタイムチャート、第８図はミス時のＭＭＵリクエ
スト（スワップ無の場合）のタイムチャートである。 ■・・・装置Ａリクエスト受付バッファ、２・・・”Ａ
　’ｆｌｌ　Ｂリクエスト受付バッファ、３・・・装置
Ｃリクエスト受付バッファ、４・・・ビジーチエツク回
路、５・・・選択器、６・・・リクエストアドレスレジ
スタ、７・・・ストアデータレジスタ、８・・・ＭＭＵ
リプライデータレジスタ、９・・・レベルＯアドレスア
レイ、１０・・・レベルＮアドレスアレイ、１）・・・
レベルＮコンパレータ、１２・・・レベルＮコンパレー
タ、１３・・・ヒツト／部？’ｌ　定ＩＩ　路、１４・
・・リプレイスレベル決定回路、１５・・・リプレイス
アドレス生成回路、１６・・・リプレイス有無判定回路
、１７・・・ＭＭＵ制御回路、１８・・・バッファ記憶
、１９・・・装置Ａリプライレジスタ、２０・・・装置
Ｂリプライレジスタ、２１・・・装置Ｃリプライレジス
タ、２２・・・ＭＭＵストアデータレジスタ、２３・・
・ＭＭＵ、１００・・・スワップ検出部、１）０・・・
ブロック転送検出部、１２０・・・ＭＭＵビジーフラグ
、１３０・・・ＭＭＵビジーチエツク回路、１４０・・
・スワップビジー発生回路、１５０・・・ブロック転送
ビジー発生回路、１６０・・・ＭＭＵリクエスト生成回
路、１７０・・・バッファ記憶スワップシーケンサ、１
８０・・・ダミーサイクル発生回路、１９０・・・ブロ
ック転送シーケンサ、２００・・・スワップアドレス生
成回路、２１０・・・ブロック転送アドレス生成回路、
２２０・・・第１の選択手段、２３０・・・第２の選択
手段、２４０・・・同期回路。 特許出願人　　　　日本電気株式会社

Claims (2)

【特許請求の範囲】
1. （１）要求元と主記憶装置に接続され、ストアイン方式
   のバッファ記憶を有するメモリアクセス制御装置におい
   て、バッファ記憶内容の有効性と主記憶装置データ内容
   との一致性を示すビットを有するアドレスアレイ手段と
   、前記アドレスアレイ手段の出力からバッファ記憶のヒ
   ット／ミスを判定する手段と、ミス時バッファ記憶のリ
   プレイスレベルを決定する手段と、前記リプレイスレベ
   ルの指示するアドレスアレイ手段の出力からそのレベル
   の有効性ならびに主記憶装置内容とバッファ記憶内容と
   の不一致を検出し、バッファ記憶の主記憶装置への書込
   みの必要性を判定する手段と、書込みの必要性が発生し
   た時、主記憶装置に対する読出しと書込みを１リクエス
   トで処理する手段とを有するメモリアクセス制御装置。
2. （２）要求元と主記憶装置に接続され、ストアイン方式
   のバッファ記憶を有するメモリアクセス制御装置におい
   て、バツファ記憶内容の有効性と主記憶装置データ内容
   との一致性を示すビットを有するアドレスアレイ手段と
   、前記アドレスアレイ手段の出力からバッファ記憶のヒ
   ット／ミスを判定する第１の判定手段と、ミス時バッフ
   ァ記憶のリプレイスレベルを決定する手段と、前記リプ
   レイスレベルの指示するアドレスアレイ手段の出力から
   そのレベルの有効性ならびに主記憶装置内容とバッファ
   記憶内容との不一致を検出し、バッファ記憶の主記憶装
   置への書込みの必要性を判定する第２の判定手段と、前
   記第１の判定手段から主記憶装置に対する書込みと読出
   し要求を同時に送出する手段と、前記決定手段および第
   ２の判定手段から先の書込みと読出し要求のうち書込み
   要求のみを無効化する手段とを有するメモリアクセス制
   御装置。