JPH0212543A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １丘立１ 本発明は情報処理システムに関し、特に緩衝記憶装置を
有する情報処理システムに関する。

従ｍ癒 従来、この種の情報処理システムにおいては、１つのＨ
衝記憶装置を有する精成となっている。

従って、情報処理装置内で必要とする主記憶情報が緩衝
記憶装置に含まれていない場合、主記憶装置から所望情
報の取出しを行う必要がある。しかるに、近来の情報処
理装置の処理能力は年々向上しているにかかわらず、主
記憶装置の能力は大きくは向上しておらず、性能ギャッ
プは拡大する傾向である。

よって、必要情報が緩衝記憶装置内に存在しない場合、
性能の低下が無視できない程度となる欠点がある。この
ためＭｉｌｌ記憶装置を階層構造に構成すると共にさら
に入出力処理装置、マルチプロセッサ構成時の他の情報
処理装置からの主記憶への書込みを行うとき必要となる
主記憶装置と緩衝記憶装置の内容の一致処理による情報
処理装置の動作への擾乱を最小とすることが性能向上の
なめに要請されている。

１匪Ω旦皇 本発明の目的は緩衝記憶装置の索引のなめに情報処理装
置の本来の動作が不要に妨げられることがないようにし
た情報処理システムを提供することである。

魚」ぼり１武 本発明によれば、主記憶情報の写しを格納する第１及び
第２の緩衝記憶装置を有する情報処理システムであって
、前記第２の＃１！ｉ記憶装置は前記第１の緩衝記憶装
置に含まれる主記憶情報を格納するように制御する登録
手段と、前記主記憶情報の変更に応答して、前記第２の
ＭＩＲ記＋＠装置内に変更すべき主記憶情報が含まれて
いるときのみ、該当する主記憶情報を無効化すると共に
、前記第１の緩衝記憶装置内に前記変更すべき↓記憶情
報が含まれているか否かの検索をなす制御手段とを有す
ることを特徴とする情報処理システムが得られる。

衷轟コ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の情報処理装置内緩衝記憶装
置の要部を示すブＸコック図であり、第２図は本発明の
実施例が適用される情報処理システムの構成を示す図で
ある。

第２図において、１．２は情報処理装置、３４は入出力
装置、５はシステム制御装置、６は主記憶装置である。

情報処理１．２、入出力装置３４からの主記憶へのアク
セス要求は、システム制御装置５で調停されて主記憶装
置６に送出される。

また、この主記憶アクセス要求が主記憶の内容を変更す
る要求かどうかをシステム制御装′１１５は常時監視し
ており、主記憶の内容を変更する要求である場合、この
主記憶アクセス要求を発行した情報処理装置以外に（入
出力処理装置がアクセス要求元である場合、全ての情報
処理装置に）緩衝記憶一致処理要求を発行する。この一
致処理の目的は、情報処理装置内の図示せぬ緩衝記憶装
置内に主記憶アクセス要求により変更される主記憶白情
報が取込まれているか否かを調べ、もし取込まれている
ときには無効化する必要があるためである。

第１図を参照すると、情報処理装置内で主記憶アクセス
要求が発行されると、アドレス線１００を介してそのア
クセスアドレスがアドレスレジスタ１０へ供給される。

このアドレスレジスタ１０の出力１０１は第２のアドレ
スレジスタ１１へ供給されると共に、セレクタ１９を介
して第１のアドレスアレイ１２へも供給される。

入出力装置や曲系の情報処理装置からの索引要求があっ
たとき、アドレス線１０２を介して第２のアドレスレジ
スタ１１へこの索引要求のアドレスがセットされる。こ
のアドレスレジスタ１１の出力１０３はシステム制御装
置５へ導出されると共にセレクタ１つを介して第１のア
ドレスアレイ１２へも供給される。

このアドレスレジスタ１１の出力により第２のアドレス
アレイ１３が索引されるようになっており、これ等第１
及び第２のアドレスアレイ１２及び１３は、図示せぬ階
層構造とされた第１及び第２の緩衝記憶装置内に取込ま
れている主記憶情報のアドレスを夫々格納している。こ
れ等Ｍ１．衝記憶装置は２つのコンパートメントにて構
成されているものとし、よって対応する各アト１／スア
レイ１２及び１３も２つのコンパートメントに分割され
ている。

アドレスアレイ１２及び１３の各コンパートメント出力
はアドレス比較器１５．１６及び１７゜１８の各１人力
となっており、キャツシュヒツトか否かの検出が行われ
る。

次に緩衝記憶装置の動作を第１図に従って詳細に説明す
る。情報処理装置内で主記憶アクセスが必要となると、
アドレスと要求信号とが、アドレス線１００を介してア
ドレスレジスタ１０に、要求制ｔｎ信号線１０４を介し
て緩衝記憶制御回路１４に夫々入力される。アドレスレ
ジスタ１０のアドレス情報はアドレス線１０１、セレク
タ１９を介してアドレスアレイ１２へ入力される。アド
レスアレイ１２の内容はアドレス比較器１５．１６の各
１人力とされる。

また、アドレスレジスタ１０の出力はアドレス線１０１
、セレクタ１９を介してアドレス比較器１５．１６の他
方の入力に印加される。アドレス比較器１５．１６の２
つの出力１０５　、１０６は夫々アドレスレジスダ１０
で指定されたアドレスの主記憶情報が第１のＭ’Ｓ記憶
（図示せず、第１のアドレスアレイ１２に対応）に含ま
れているかどうかを示す信号であり、緩衝記憶制御回路
１４に入力される。ＨＩｗＩ記憶制御回路１４では、前
記２つの出力１０５　、１０６のいずれかが、主記憶情
報が第１の緩衝記憶に所望情報が含まれていることくキ
ャツシュヒツト）を示すとき、第１の緩衝記憶からの読
出し情報を有効としく図示せず）動作を終了する。

前記２つの出力１０５，１０６のいずれも、主記憶情報
が第１の緩衝記憶内に所望情報が含まれていないことを
（キャッシュミスヒツト）を示すとき、アドレスレジス
タ１０の内容をアドレスＩＩａ１０１を介してアドレス
レジスタ１１に転送する。続いて、アドレスレジスタ１
１のアドレス情報は第２のアドレスアレイ１３のアドレ
ス比較器１７．１８に入力され、所望情報が第２の緩衝
記憶（図示せず、第２のアドレスアレイ１３に対応）に
含まれているかどうかを索引する。

この索引方法は前記のアドレスアレイ１２に対する索引
方法と同様であるので詳細については省略する。第２の
＃ｉ１衝記憶に所望情報が含まれる場合、第２の１ｍ記
憶からの読出し情報を有効としく図示せず）、さらにこ
の読出し情報を第１の緩衝記憶の２つのコンパートメン
トのいずれかを選び（この選択方法については従来種々
の方法が提案されており現在はＬａ５ｔ　Ｒｅｃｅｎｔ
ｌｙ　Ｕｓｅｄ法が主流であるが詳しくは省略）登録す
る。

第１の緩衝記憶に対する登録時には、緩衝記憶制御回路
１０６から信号線１０７　、１０８を介してアドレスア
レイ１２の有効ビット情報を送出し、アドレス９１０９
のアドレス情報とともにアドレスアレイ１２のいずれか
のコンパートメントに書込む。

第２の緩衝記憶に所望情報が含まれない場合は、主記憶
装置ヘアドレスレジスタ１１の内アドレス情報をアドレ
ス線１０３を介してシステム制御装置５へ送出し、また
主記憶アクセス要求を［記憶御回路１４から信号＠　１
１０を介してシステム制御装置５へ送出する。システム
制御装置５では、他の要求と調停し主記憶装置６にこの
要求を送出する。

主記憶装置６からの読出しデータはシステム制御装置５
を介し情報処理装置１．２に送出される。

この読出しデータは第１の緩衝記憶、第２の緩衝記憶に
共に登録される。それぞれの緩衝記憶の前記した方法で
選択したコンパートメントに読出しいデータを書込むの
である。

続いて、他の装置により主記憶装置の内容が変更された
ときの動作について説明する。入出力装置または他の情
報処理装置が主記憶の内容の更新を行ったとき、システ
ム制御装置５は対象となった主記憶アドレス情報をアド
レス線１０２を介して、索引要求を信号線１１１を介し
て情報処理装置に送出する。情報処理装置は信号線１１
１を介して送出される索引要求を緩衝制御回路１４に入
力し、緩衝制御回路１４は第２の緩衝記憶が使用中でな
いときにアドレス線１０２を介して送出される主記憶ア
ドレス情報をアドレスレジスタ１１に格納する。

アドレスレジスタ１１のアドレス情報は登録時と同様ア
ドレスアレイ１３、アドレスアレイ比較器１７．１８に
入力され、対応する情報が第２の緩衝記憶に含まれるか
どうかが索引される。この索引結果は信号線１１２　、
１１３を介して緩衝記憶回路１４に入力され、対応する
情報が第２の緩衝記憶に含まれる場合は対応するコンパ
ートメントの有効ビットを無効化する情報を信号線１１
４または１１５を介してアドレスアレイ１３に送出し無
効化する。

さらに、第１のｇｔｉ記憶が使用中でないときに、アド
レスレジスタ１１のアドレス情報はセレクタ１９を介し
てアドレスアレイ１２、アドレスアレイ比較器１５．１
６に入力され、第１の＃ｉ街記憶に対応する情報が含ま
れるかどうか索引され、この索引結果により対応する情
報が含まれる場合、前記した第２のｙＩ８ｉｒ記憶の無
効化と同様対応するコンパートメントの有効ビットを無
効化する情報を信号線１０７まなは１０８を介してアド
レスアレイ１２に送出し無効化する。

第２のｙｉＩ記憶に対応する情報が含まれない場合は、
第１の緩衝記憶にも対応する情報は含まれていないので
、第１のＵ衝記憶の索引は実施されない、このために情
報処理装置の動作が不要な索引により妨げられることを
防止できるのである。

１皿立皇逮 以上説明したように、本発明によれば、情報処理装置内
に複数のＭＷＩ記憶装置を階層構造に構成し、１記・隋
装置内情報を緩衝記憶装置内に格納登録するとき、主記
憶装置に近い（第２の＞［ｌｌｉ記憶装置はより遠い（
第１の）Ｍｌ記憶装置に含まれる主記憶情報を含むよう
に主記憶情報を登録するようにし、さらに入出力処理装
置または、マルチプロセッサ構成時の他系情報処理装置
が主記憶への書込みを行うとき、主記憶装置に近い（第
２の）緩衝記憶装置内に書込みの対象とする情報が含ま
れているかどうか検索し、含まれているときのみ主記憶
装置からより遠いく第１の）緩衝記憶装置に対しても検
索要求を行うようにすることにより、情報処理装置内で
の緩衝記憶装置を使用する動作を妨げる機会を大巾に減
することができるという効果がある。

【図面の簡単な説明】 第１図は本発明の実施例を示すブロック図、第２図は本
発明の実施例が適用される情報処理システムのブロック
図である。 主要部分の符号の説明 １０．１１・・・・・・アドレスレジスタ１２．１３・
・・・・・アドレスアレイ１４・・・・・・緩衝記憶制
御回路

Claims (1)

【特許請求の範囲】
1. （１）主記憶情報の写しを格納する第１及び第２の緩衝
   記憶装置を有する情報処理システムであって、前記第２
   の緩衝記憶装置は前記第１の緩衝記憶装置に含まれる主
   記憶情報を格納するように制御する登録手段と、前記主
   記憶情報の変更に応答して、前記第２の緩衝記憶装置内
   に変更すべき主記憶情報が含まれているときのみ、該当
   する主記憶情報を無効化すると共に、前記第１の緩衝記
   憶装置内に前記変更すべき主記憶情報が含まれているか
   否かの検索をなす制御手段とを有することを特徴とする
   情報処理システム。