JPH0319976B2 - - Google Patents

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JPH0319976B2
JPH0319976B2 JP58233103A JP23310383A JPH0319976B2 JP H0319976 B2 JPH0319976 B2 JP H0319976B2 JP 58233103 A JP58233103 A JP 58233103A JP 23310383 A JP23310383 A JP 23310383A JP H0319976 B2 JPH0319976 B2 JP H0319976B2
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
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Description

【発明の詳細な説明】 a.発明の技術分野 本発明は、中央処理装置内に複数のバツフア記
憶装置を有する情報処理装置におけるバツフア記
憶装置の制御方式に関するものである。
b.技術の背景 第１図は、複数の中央処理装置（CPU０〜
３）、主記憶装置（MSU）、複数の中央処理装置
と主記憶装置との間のデータ転送を制御する制御
信号（MCU）より構成されるシステムを示す。
このようなシステムにおいては、各中央処理装
置は装置内のバツフア記憶装置（以下、キヤツシ
ユメモリと称す）に一旦主記憶装置よりデータを
取り出し、そのキヤツシユメモリに取り出したデ
ータを使用して処理を行う。
そのキヤツシユメモリにはMSUより取り出し
たデータが記憶される部分（DATA）及び、そ
の取り出したデータのMSU上のアドレスを記憶
する部分（TAG）とがある。MCUは各CPU０
〜３に対応してバツフアアドレスアレイ（TAG
２―０〜３）が備えつけられ、各バツフアアドレ
スアレイには各CPU０〜３のTAGと同じく、
MSUより各CPUに取り出したデータのMSU上
のアドレスが記憶されている。尚、CPU０〜３
のキヤツシユメモリには命令データ、オペランド
データが混在している。
このような処理装置において、例えばCPU１
がキヤツシユメモリにMSUのＡ番地に対応する
データを取り出す場合は、MCU内のCDU１に対
応するバツフアアドレスアレイTAG２―１にも
Ａ番地を記憶する。
次にCPU２がMSUのＢ番地にデータを書き込
む場合、CPU２からMSUにデータを転送すると
ともに、MCUの各バツフアアドレスアレイにＢ
番地が記憶されているかどうかを確認する。
TAG２―３に一致するものがあると、CPU３へ
アドレスＢを送る。CPU３ではキヤツシユメモ
リに記憶されたアドレスＢを無効にする。。
このような処理をすることにより、CPU３が
MSU上のＢ番地に記憶されたデータを使用する
場合には、キヤツシユメモリにＢ番地のデータが
ないために、MSU上より新たにＢ番地のデータ
を転送しなければならない。そのため、CPU２
の処理により変更されたMSUのＢ番地のデータ
を他のCPUが使用する場合でも、その使用する
データの一致が保証される。
c.従来技術と問題点 ところで最近、CPUにキヤツシユメモリを二
つ設け、各々命令データとオペランドデータを分
離して記憶するような処理装置が提案されてい
る。
このような処理装置においては、MCUと各
CPUとの間のデータ転送が問題となる。すなわ
ち、各CPUのキヤツシユメモリの一致をとるた
めに、MCU側にも命令データに対するTAG２、
オペランドデータに対するTAG２が必要となる。
d.発明の目的 そこで、本発明では前述のようにCPUに各二
つのキヤツシユメモリを設けた処理装置における
データ転送の制御装置を提案するものである。
e.発明の構成 その為、本発明では、主記憶装置と、複数の中
央処理装置と、該主記憶装置と該複数の中央処理
装置との間のデータ転送を制御する制御装置とを
含み、各中央処理装置には該主記憶装置上のデー
タを記憶するデータ記憶部及び該データ記憶部上
の該主記憶装置上のアドレスを記憶するアドレス
記憶部を含むバツフア記憶装置が複数設けられ、
該制御装置には該アドレス記憶部に対応し該アド
レス記憶部と同一内容を記憶するアドレス記憶装
置が複数設けられ、該中央処理装置が該主記憶装
置より該複数のバツフア記憶信号のうちの一つの
バツフア記憶装置のデータ記憶部にデータを転送
するのに際し、該中央処理装置が該データ記憶部
に対応するアドレス記憶部及びアドレス記憶装置
に該データの該主記憶装置上のアドレスを登録
し、該中央処理装置が該主記憶装置へデータを書
き込むに際し、該アドレス記憶装置に該データに
対応するアドレスを同一アドレスが既に登録され
ていれば該制御装置がバツフア記憶装置の該アド
レスを無効化するための信号を該中央処理装置に
送るバツフア記憶制御装置であつて、前記制御装
置と各制御装置に前記アドレスの登録信号又は、
前記無効化する為の信号を送る信号線を設け、前
記アドレスの登録、又は無効化を行なうに際し、
該中央処理装置、及び該制御装置はどの前記アド
レス記憶装置、又は、どの前記アドレス記憶部に
該登録、又は、無効化するアドレスが対応するも
のかを示す識別子を該アドレスとともに前記信号
線を通して送ることにより、所望の該アドレス記
憶装置、又は該アドレス記憶部に対しアドレスを
登録、又は無効化することを特徴とするバツフア
記憶制御装置を提案する。
f.発明の実施例 第２図は本発明の一実施例であるバツフア記憶
装置の制御方式を実施するための、中央処理装置
（CPU０〜３）主記憶装置（MSU）、記憶制御装
置（MCU）によつて構成されるシステムを示す。
CPU０〜３は各々命令データ（IF）、及びその
MSU上のアドレスを記憶するバツフア記憶装置
（IFキヤツシユ）、オペランドデータ（OP）、及び
そのMSU上のアドレスを記憶するバツフア記憶
装置（OPキヤツシユ）、を有する。それらのキヤ
ツシユメモリにはMSUより転送されたデータが
記憶される部分（DATA）、及びその転送された
データのMSU上のアドレスを記憶する部分
（TAG）とがある。MCUには各CPUに対応する
バツフアアドレスアレイ（TAG２―０〜３）が
有る。各バツフアアドレスアレイはIFキヤツシ
ユに対応するもの、OPキヤツシユに対応するも
のに分割されている。そして、それらのバツフア
アドレスアレイには各CPUのキヤツシユメモリ
のTAGと同じく、各CPUが取り出したデータの
MSU上のアドレスが記憶される。
今、MSUよりCPUがキヤツシユメモリに
MSUのＡ番地に対応するIFデータを取り出す場
合は、CPU１のIFキヤツシユにIFデータと、そ
のIFデータのMSU上のアドレスを書き込むと同
時に、MCUにはそのＡ番地とともに、そのＡ番
地がバツフアアドレスアレイのIF側に書き込ま
れるものであることを示す識別子を転送する。す
ると、MCU内ではTAG２―１のIF側に、アドレ
スＡを書き込む。
次にCPU２がMSUのＢ番地にOPデータを書
き込む場合、MSUに対しOPデータ、アドレスＢ
を転送する。MCUではCPU２に対応するバツフ
アアドレスアレイのOP側に書き込まれているア
ドレスＢを無効とし同時にMCUは全バツフアア
ドレスアレイについてアドレスＢが書き込まれて
いるかどうか参照する。そして例えば TAG２
―３のOP側にアドレスＢが書き込まれていると、
そのアドレスＢを無効にするとともに、CPU３
にアドレスＢとそのアドレスがキヤツシユメモリ
のOP側に書き込まれていることを示す識別子を
転送する。するとCPU３はアドレスＢを無効に
する。
第３図は第２図におけるMCU、及び、CPU０
〜３の構成を示す図であり、１〜４はバツフアア
ドレスアレイ、５〜８はキヤツシユメモリの
TAG部、９〜２０はレジスタ、２１〜２４は比
較回路、２５，２６はORゲート、２７〜３８は
ANDゲートをそれぞれ示す。尚、第３図ではキ
ヤツシユメモリのTAG部のみを示し、データ、
及び、アドレスの転送のうち、アドレスの転送の
みについて述べる。
先に述べた例の様に、CPU１のキヤツシユメ
モリにMSUのＡ番地に対応するIFデータを取り
出す場合、及び、CPU２がMSUのＢ番地にOP
データを書き込むに際し、CPU３のキヤツシユ
メモリにＢ番地のOPデータが書き込まれている
場合について動作を述べる。
まず、CPU１のキヤツシユメモリにMSUのＡ
番地に対応するIFデータを取り出す場合は、
CPU１のIFキヤツシユのTAG部５にアドレスＡ
を登録すると同時にOPUはTAG２―１のIF側に
アドレスＡ（BF―AD―Ａ）とともに、アドレス
ＡがTAG２―１のIF側に転送されるべきもので
あることを示す識別子を送る（BF―AD―Ａ＋
IF）。MCUではその情報（BF―AD―Ａ＋IFを
受けてゲート２７を開き、TAG２―１のIF側へ
アドレスＡを書き込む。
CPU２がMSUのＢ番地にOPデータを書き込
む場合CPU２からMCUへアドレスＢ（ST―AD
―Ｂ）を転送する。MCUでは、そのアドレスＢ
によつて全てのバツフアアドレスアレイを参照す
る。すなわち、全てのバツフアアドレスアレイに
書き込まれたアドレスを比較回路２１〜２４へ同
時・並行して読み出し、比較回路２１〜２４でア
ドレスＢと読み出されてくるデータとを比較す
る。ここでバツフアアドレスアレイ４（TAG２
―３のOP側）にアドレスＢが書き込まれている
と、比較回路２４よりCPU３へアドレスＢ（ST
―AD―Ｂ）を送るとともに、キヤツシユメモリ
のOP側にアドレスＢが書き込まれていることを
示す識別子を送る（ST―AD―Ｂ＋OP）。CPU
３ではその識別子（OP）を受けるとゲート３８
を開き、キヤツシユメモリのOP側に書き込まれ
たアドレスＢを無効化する。
G.発明の効果 本発明によればインターフエースの数を増加さ
せることなく中央処理装置、制御装置に登録され
たアドレスの一致を保つことができる。
【図面の簡単な説明】
第１図は、複数の中央処理装置（CPU０〜
３）、主記憶装置（MSU）、複数の中央処理装置
と主記憶装置との間のデータ転送を制御する制御
装置（MCU）より構成されるシステムを示す。 第２図は本発明の一実施例であるバツフア記憶
装置の制御方式を実施するための、中央処理装置
（CPU０〜３）主記憶装置（MSU）、記憶制御装
置（MCU）によつて構成されるシステムを示す。 第３図は第２図におけるMSU、及び、CPU０
〜３の構成を示す図であり、１〜４はバツフアア
ドレスアレイ、５〜８はキヤツシユメモリの
TAG部、９〜２０はレジスタ、２１〜２４は比
較回路、２５，２６はORゲート、２７〜３８は
ANDゲートをそれぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. １ 主記憶装置と、複数の中央処理装置と、該主
    記憶装置と該複数の中央処理装置との間のデータ
    転送を制御する制御装置とを含み、各中央処理装
    置には該主記憶装置上のデータを記憶するデータ
    記憶部及び該データ記憶部上の該主記憶装置上の
    アドレスを記憶するアドレス記憶部を含むバツフ
    ア記憶装置が複数設けられ、該制御装置には該ア
    ドレス記憶部に対応し該アドレス記憶部と同一内
    容を記憶するアドレス記憶装置が複数設けられ、
    該中央処理装置が該主記憶装置より該複数のバツ
    フア記憶装置のうちの一つのバツフア記憶装置の
    データ記憶部にデータを転送するのに際し、該中
    央処理装置が該データ記憶部に対応するアドレス
    記憶部及びアドレス記憶装置に該データの該主記
    憶装置上のアドレスを登録し、該中央処理装置が
    該主記憶装置へデータを書き込むに際し、該アド
    レス記憶装置に該データに対応するアドレスと同
    一アドレスが既に登録されていれば該制御装置が
    バツフア記憶装置の該アドレスを無効化するため
    の信号を該中央処理装置に送るバツフア記憶制御
    装置であつて、前記制御装置と各制御装置間に前
    記アドレスの登録信号又は、前記無効化する為の
    信号を送る信号線を設け、前記アドレスの登録、
    又は無効化を行なうに際し、該中央処理装置、及
    び該制御装置はどの前記アドレス記憶装置、又
    は、どの前記アドレス記憶部に該登録、又は、無
    効化するアドレスが対応するものかを示す識別子
    を該アドレスとともに前記信号線を通して送るこ
    とにより、所望の該アドレス記憶装置、又は該ア
    ドレス記憶部に対しアドレスを登録、又は無効化
    することを特徴とするバツフア記憶制御装置。
JP58233103A 1983-12-09 1983-12-09 バッファ記憶制御装置 Granted JPS60124754A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP58233103A JPS60124754A (ja) 1983-12-09 1983-12-09 バッファ記憶制御装置
CA000468879A CA1221172A (en) 1983-12-09 1984-11-28 Buffer storage control system
AU36272/84A AU552118B2 (en) 1983-12-09 1984-12-04 Buffer storage control system
US06/678,676 US4751638A (en) 1983-12-09 1984-12-05 Buffer storage control system having buffer storage unit comparing operand (OP) side and instruction fetch (IF) side tag storages
DE8484402510T DE3484500D1 (de) 1983-12-09 1984-12-06 Pufferspeichersteuerungsanordnung.
EP84402510A EP0145594B1 (en) 1983-12-09 1984-12-06 Buffer storage control system
BR8406289A BR8406289A (pt) 1983-12-09 1984-12-07 Sistema de controle de memoria intermediaria
ES538400A ES8606694A1 (es) 1983-12-09 1984-12-07 Sistema de control de memoria intermedia para un microprocesador
KR8407736A KR900004890B1 (en) 1983-12-09 1984-12-07 Buffer storage control systrm

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58233103A JPS60124754A (ja) 1983-12-09 1983-12-09 バッファ記憶制御装置

Publications (2)

Publication Number Publication Date
JPS60124754A JPS60124754A (ja) 1985-07-03
JPH0319976B2 true JPH0319976B2 (ja) 1991-03-18

Family

ID=16949818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58233103A Granted JPS60124754A (ja) 1983-12-09 1983-12-09 バッファ記憶制御装置

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US (1) US4751638A (ja)
EP (1) EP0145594B1 (ja)
JP (1) JPS60124754A (ja)
KR (1) KR900004890B1 (ja)
AU (1) AU552118B2 (ja)
BR (1) BR8406289A (ja)
CA (1) CA1221172A (ja)
DE (1) DE3484500D1 (ja)
ES (1) ES8606694A1 (ja)

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EP0145594A2 (en) 1985-06-19
JPS60124754A (ja) 1985-07-03
KR850004822A (ko) 1985-07-27
ES538400A0 (es) 1986-04-01
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AU3627284A (en) 1985-06-13
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AU552118B2 (en) 1986-05-22
DE3484500D1 (de) 1991-05-29
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