JPS5849945B2 - バツフア合せ方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、バツファ・メモリをもった複数の中央処理装
置および上記複数の中央処理装置によって共通に使用さ
れる中間バッファ・メモリを有するマルチ・プロセッサ
・システムにオケルハツファ合わせ方式に関するもので
ある。

従来、バツファ・メモリをもつ複数の中央処理装置を含
むマルチ・プロセッサ・システムでバツファ合わせを行
う方式として、（イ）無条件にバツファ無効アドレスを
全ての中央処理装置に送る方式、（口）各中央処理装置
がタグ（ＴＡＧ）Ｉの外にタグ■をもち、タグ■で選別
する方式があった（イ）の方式では、或る中央処理装置
がストア命令を実行すれば、他の中央処理装置のバッフ
ァ・メモリを無条件（ＮＯＴ ＦＯＵＮＤの確率が高
いのに）に検索するため、不必要なバッファ・ビジーが
増加する。

これに対して、（ロ）の方式では、タグ■を検索してバ
ツファ・メモリに存在することが判明したアドレスのみ
、バッファ無効化のためにサーチするので、不要なバッ
ファ・ビジーを防止できる。

ところで最近、中央処理装置のメモリ・アクセスタイム
の縮小のために、バッファ・メモリと主メモリとの間に
、アクセスタイムおよび容量が共に中間的なバツファ・
メモリ即ち中間バッファ・メモリを設置することが提案
されている。

第１図はこの種のマルチプロセッサ・システムの概要を
示すものであって、１−０ないし１ −ｎは中央処理装
置、２−０ないし２−ｎはチャネル・プロセッサ、３は
中間バッファ・メモリ、４は主メモリ５−０ないし５−
ｍはバッファ・メモリをそれぞレ示している。

第２図はこの種のマルチプロセッサ・システムにおける
従来のバッファ合わせ方式の概要を示すものであって、
中央処理装置１ −ｉ（たｒＬｉ＝０．１・・・ｎ）か
らのアクセス要求を中間バツファ・メ舌り３が受付けた
時、中間バッファ・メモリ３はタグ部により、そのデー
タ・ブロックが存在するか否かを調べる。

もし、そのデータ・フロックが存在しなければ、リフレ
ースすべきデータ・ブロックを決定する。

中間バッファ・メモリ３のタグ部は、複数の管理情報記
憶域を有しており、各管理情報記憶域には、対応するデ
ータ・ブロック記憶域に格納されているデータ・フワツ
クのアドレス情報及びそのデータ・ブロックの写しが何
れのバッファ・メモリに存在しているかを示すコピー・
フラグが書込まれている。

上述のようにリプレースすべきデータ・ブロックが決定
された時、そのデータ・ブロックについてのコピー・フ
ラグを調べ、そのデータ・ブロックの写しを保持するバ
ッファ・メモリに対して、バッファ無効化アドレス（
Ｂｕｆｆｅｒ ＩｎｖａｌｉｄａｔｉｏｎＡｄｄｒｅｓ
ｓ ： Ｂ Ｉ Ａと略す）を送出する。

バッファ無効化アドレスは、リプレースされるデータ・
ブロックのアドレスであることは言うまでもない。

要求されたテータ・フロックが中間バッファ３に存在し
、且つその要求がストア要求である場合には、そのデー
タ・ブロックのアドレスをバッファ無効化アドレスとし
てコピー・フラグに従って該当するバッファ・メモリに
送信する。

ストア要求でない場合には、バッファ無効化アトレスは
送出されない。

上述のバツファ合わせ方式の問題点は、中間バツファ・
メモリにおいてリプレースが行われる時、中央処理装置
によって頻繁に使用されているバッファ・メモリ内のデ
ータ・ブロックを無効化する可能性のあることである。

これは、バッファ・メモリ内に存在するデータ・ブロッ
クは必ス中間バツファ・メモリに存在しなくてはならな
いと言う考え方に立つからである。

本発明は、上記の考察に基づくものであって、中央処理
装置で頻繁に使用するデータ・ブロックを中間バッファ
・メモリでリプレースが行われる時に無効化しないよう
にすること、バッファ・メモリが中間バツファ・メモリ
に存在しないデータ・フロックをもつことを可能とする
こと及びリプレース制御が簡単化されること等の特徴を
有するバツファ合わせ方式を提供することを目的として
いる。

そしてそのため、本発明のバッファ合わせ方式は、それ
ぞれ個有のバッファ・メモリを有する複数の処理装置と
、上記複数の処理装置によって共有される主メモリと、
上記バッファ・メモリと主メモリの中間に配置された中
間バッファ・メモリとを備え、上記中間バッファ・メモ
リのタグ部が複数の管理情報記憶域を有し、各管理情報
記憶域には、中間バッファ・メモリのデータ部内におけ
る対応するデータ・ブロック記憶域に格納されているデ
ータ・フロックのアドレス情報および当該データ・ブロ
ックの写しがいずれのバッファ・メモリに存在するかを
示すコピー・フラグが書込まれているマルチ・プロセッ
サ・システムにおいて、上記処理装置が上記中間バッフ
ァ・メモリにストア要求を発したとき、要求されたデー
タ・ブロックが上記中間バッファ・メモリに存在する場
合には、上記ストア要求で指定されたアドレスをバツフ
ァ無効化アドレスとして、当該バッファ無効化アドレス
を上記コピー・フラグがオンである処理装置へ送出し、
要求されたデータ・プロックが上記中間バツファ・メモ
リに存在しない場合には、上記ストア要求で指定された
アドレスをバツファ無効化アドレスとして、当該バツフ
ァ無効化アドレスを全ての処理装置に送出することを特
徴とするものである。

以下、本発明を図面を参照しつつ説明する。

第３図は本発明のバツファ合わせのアルゴリズムを説明
する図、第４図はストア要求が中間バッファ・メモリで
ＦＯＵＮＤの場合のバッファ合わせを説明する図、第５
図はセットアソシアテイブ方式の中間バッファ・メモリ
の１例のブロック図である。

第４図において、６は中間バッファ・メモリ３のタグ部
、７は管理情報記憶域、７ａは上位アドレス情報部、８
−ロないし８−２はコピー・フラグ・ビット部、１６は
初期フラグ（以下Ｉ一フラグと略す）をそれぞれ示して
いる。

第５図において、９−１ないし９−ｍはアドレス・アレ
イ、１０−１ないし１０−ｍはコピー・フラグ・アレイ
、１１−１ないし１１−ｍはデータ・アレイ、１２と１
３はセレクタ、１４はコピー・フラグ・レジスタ、１５
−１ないし１５−ｍはアドレス比較器をそれぞれ示して
いる。

第４図のタグ部６は、アドレス・アレイ９−１ないし９
−ｍ、コピー・フラグ・アレイ１０−１ないし１０−ｍ
、セレクタ１２、コピー・フラグ１４およびアドレス比
較器１５−１ないし１５−ｍの部分に相当するものであ
る。

第５図の動作について先ず説明する。

上位アドレスおよびセット・アドレスは、中央処理装置
又はチャネル・プロセッサから送られてくる。

このセット・アドレスは、アドレス・アレイ９−１ない
し９−ｍ、コピー・フラグ・アレイ１０−１ないし１０
−ｍおよびデータ・アレイ１１−１ないし１１−ｍに供
給される。

アドレス・アレイ９１ないし９−ｍから読出された内容
と送信されて来た上位アドレスは、アドレス比較器１５
−１ないし１５−ｍで比較される。

もし、アドレス比較器１５−１がアドレス一致信号を出
力したと仮定すると、コピー・フラグ１０−１の内容が
セレクタ１２を通ってコピー・フラグ・レジスタ１４に
格納され、データ・アレイ１１−１の内容がセレクタ１
３を通ってデータ・レジスタに格納される。

コピー・フラグ・レジスタ１４にコピー・フラグ・アレ
イ１０−１の内容が書込まれると、バッフア無効化送信
指令信号が送出される。

なお、フェツチ要求の場合には、バッファ無効化送信は
行われない。

データ・レジスタ１５の内容は、フェッチ要求の場合、
アクセス要求を発した中央処理装置へ転送される。

次に、第１図，第３図および第４図を参照しつつ本発明
の１実施例を説明する。

第３図イは主としてバツファ無効化アドレスの送出制御
を説明するものであり、第３図口は主としてコピー・フ
ラグ、Ｉ−フラグの制御を説明するものである。

バツファ・メモリ５−０ないし５−ｍと中間バッファ・
メモリ３はストア・スルー（ Ｓｔｏｒｅ Ｔｈｒｏｕ
ｇｈ ）方式で管理され、中間バッファ・メモリ３と主
メモリ４はスワツプ（Ｓｗａｐ）方式で管理されている
。

まず、バツファ無効化アドレスの送信制御について説明
する。

中間バッファ・メモリ３がアクセス要求を受付け、その
アクセス要求がストア・アクセスでない場合には、バツ
ファ無効化信号は送信されない。

そのメモリ・アクセス要求がストア要求であり、そのメ
モリ・アクセスで指定されたデータ・フロックが中間バ
ッファ・メモリ３に存在する場合には、■−フラグ１６
が「Ｏ」であることを条件にしてコピー・フラグ８−０
，８Ｌ８−２にしたがってバッファ無効化信号が送出さ
れる。

なお、ストア要求を発する場合には、その指定するデー
タ・ブロックが、自分のバッファ・メモリに存在したか
否かを示す情報を附加して、中間バッファ・メモリ３に
送る。

この情報をバッファ・メモＩＪＦ／ＮＦと略す。

例えば、第４図において、中央処理装置１−２がストア
要求を発し、そのストア要求で指定されたデータ・ブロ
ックが中間バッファ・メモリに存在したとすると、この
データ・ブロックに対応する管理情報記憶域７の内容が
読出される。

コピー・フラグ・ビット８−０ないし８−２は、それぞ
れ中央処理装置に１−０ないし１−２に対応しているの
である。

■フラグ１６が「０」で且つコピー・フラグ・ビット８
−０が「１」であるので、ストア要求のアドレス情報を
バツファ無効化信号として、このバツファ無効化信号が
中央処理装置１−０に送信される。

中央処理装置１−０は、このバッファ無効化信号にもと
づいて、バッファ・メモリ５−０内の該当するデータ・
ブロックを無効化する。

ストア要求で指定されたデータ・ブロックが中間バツフ
ァ・メモリ３に存在しない場合には、そノストア要求で
指定されているアドレスをバッファ無効化アドレスとし
て、要求元中央処理装置を除く全ての中央処理装置１−
０ないし１−ｍＫ］してこのバッファ無効化アドレスを
送出する。

そして、適宜のリプレース・アルゴリズムにより置換す
べきデータ・ブロックが決定され、そのデータ・フロッ
クは主メモリにムーブ・アウト（ＭｏｖｅＯｕｔ ）さ
れ、ストア要求で指定されたデータ・フロックが空きと
なったデータ・ブロック記憶域にムーブ・イン（Ｍｏｖ
ｅ Ｉｎ ）される。

いま、ストア要求で指定されたストア・アドレスが■で
あると仮定し、アドレス■のデータ・ブロックが中間バ
ツファ・メモリに存在しない場合、バッファ無効化アド
レスはアドレス■とされ、このバッファ無効化アドレス
が全ての中央処理装置１−ｏないＬ１−ｍに送出される
。

リプレースすべキテータ・フロックのアドレスを■とす
ると、アドレス■のデータ・ブロックは主メモリ４にム
ーブ・アウトされ、アドレス■のデータ・フロックが主
メモリ４から中間バッファ・メモリ３にムーフ・インさ
れる。

この際、バッファ・メモリ５−０ないし５−ｍのいずれ
かにアドレス［有］のデータ・ブロックが存在しても、
このデータ・ブロックは無効化されない。

そして、ムーフ・インされたデータ，・フロックのコピ
ー・フラグの内、要求元中央処理装置に対応するコピー
・フラグのみ、バッファ・メモＩＪＦ／ＮＦ情報にした
がって、セット／リセットする。

ストア要求を発したデータ・ブロックが中間バツファ・
メモリ３に存在するが、そのデータ・フロックのＩ−フ
ラグが「１」である場合には、要求元中央処理装置以外
の全ての中央処理装置に対してバツファ無効化アドレス
信号を送出し、ＩフラグをＩＯｊにする。

そして、該データ・フロックのコピー・フラグの内、要
求元中央処理装置に対応スるコピー・フラグのみ、バッ
ファ・メモリＦ／ＮＦ情報にセット／リセットする。

■−フラグを設けた理由は次の通りである。

中央処理装置１−０、１−１，・・・１ −ｍのフェッ
チ要求に基づいて、中間バッファ・メモリ３にデータ・
ブロックをムーブ・インした時、とのムーフ・インされ
たデータ・ブロックの写しが、要求元中央処理装置以外
の中央処理装置に存在する可能性がある。

このデータ・フロックのコピー・フラグの内、要求元中
央処理装置に対応するコピー・フラグに「１」を書込み
、他の中央処理装置に対応するコピー・フラグにｒＯＪ
を書込むと、そのコピー・フラグ情報は偽りの情報であ
る可能性がある。

Ｉ−フラグは、コピー・フラグ情報が偽りの可能性があ
る場合に七ッｌ・されるものである。

バツファ・メモＩＪＦ／ＮＦ情報は、次の理由によって
附加されるものである。

バッファ・メモリ５−０ないし５−ｎと中間バッファ・
メモリ３とはストア・スル一方式で管理されているので
、或る中央処理装置がストア要求を発した場合、自分の
ハツファ・メモリ内に該当するデータ・フロックが存在
すれば、自分のバッファ・メモリの内容を書換え、同時
に中間バッファ・メモリ３にストア要求を発する。

そして、該当するデータ・ブロックが中間バッファ・メ
モリ３に存在すれば、該当するデータ・ブロックを書換
える。

しかし、該当するデータ・フ゛ロックが自分のバッファ
・メモリには存在せず、中間バッファ・メモリ３にのみ
存在する場合がある。

このような場合、中間バッファ・メモリ３の該当データ
・ブロックのみが書換えられ、該当するデータ・フロッ
クは、要求元中央処理装置のバッファ・メモリには取り
込まれない。

したがって、コピー・フラグを正しいものとするために
は、何等かの措置が必要である。

バッファ・メモＩＪＦ／ＮＦ情報はこのような要求に応
えるものである。

次に、■−フラグの制御およびコピー・フラグの制御に
ついて説明する。

第３図口に示すように、中間バッファ・メモリに対して
アクセス要求を発したとき、該当するデータ・ブロック
が存在しない場合には該当するデータ・フロックがムー
ブ・インされ、該当するデータ・ブロックが中間バッフ
ァ・メモリに存在する場合にはデータ・ブロックの要求
元中央処理装置への転送又はデータの書換えが行われる
。

中間ハッファ・メモリ３に該当するデータ・フロックが
存在し、且つアクセス要求がフェッチ要求である場合に
は、該当データ・ブロックの要求元中央処理装置に対応
するコピー・フラグをセットする。

ストア要求である場合には、■−フラグがオンであるか
、或はオフであるかを調べる。

オフテアる場合は、該当するテータ・ブロックのコピー
・フラグを全てリセットする。

この際、第３図イに示すように、該当するデータ・ブロ
ックのコピー・フラグを調べ、コピー・フラグがオンで
ある中央処理装置に対しては、バツファ無効化アドレス
を送出する。

■−フラグがオンである場合には、バツファ・メモリＦ
／ＮＦ情報にしたがって、該当するデータ・フロックの
要求元中央処理装置に対応するコピー・フラグをセット
／リセットし、他の中央処理装置のコピー・フラグは全
てリセットする。

そして、■−フラグをリセットする。この時、第３図イ
に示すように、要求元中央処理装置以外の全ての中央処
理装置に対してバツファ無効化アドレスを送出する。

さきに述べたように、要求に該当するデータ・フロック
カ中間バツファ・メモリ３に存在しない場合には、該当
するデータ・ブロックがムーブ・インされる。

そのメモリ・アクセス要求がストア要求である場合には
、該当するデータ・ブロックの要求元中央処理装置に対
するコピー・フラグを、バツファ・メモリＦ／ＮＦ情報
に従ってセット／リセットし、他の中央処理装置に対応
するフラグ・ビットは全てリセットする。

メモリ・アクセスがフエツチ要求である場合には、該当
するデータ・ブロックの要求元中央処理装置に対応する
コピー・フラグをセットすると共に、■−フラグをセッ
トする。

以上の説明では、ストア要求を発するとき、バッファ・
メモリＦ／ＮＦ情報を附加してこのバッファ・メモリＦ
／ＮＦ情報にもとづいて、対応するコピー・フラグを制
御しているが、■−フラグがオンであるデータ・ブロッ
クに対してストアするとき、及びストア要求に基づいて
中間バツファ・メモリにムーフ・インする時には、無条
件に要求元中央処理装置に対応するコピー・フラグをオ
ンにしても良い。

この場合は、■−フラグを設けること、その使い方につ
いては、上述の実施例と同様である。

また、上述の説明では、■−フラグを用いているが、■
−フラグを用いる代りに、フエツチ要求に基ツいて、中
間ハツファ・メモリにデータ・ブロックをムーブ・イン
するときは、該データ・ブロックのコピー・フラグを全
てオンにしても良い。

ストア要求の場合、バツファ・メモリＦ／ＮＦ情報を附
加し、その対応するコピー・フラグをセット／リセット
することは、上述の実施例と同じである。

以上の説明から明らかなように、本発明によれば （Ｉ） 中央処理装置がバツファ・メモリで頻繁に使
用しているデータ・ブロックを、中間バッファ゜メモリ
でリプレースを行う際に、無効化するような欠点を除去
できること、 （ＩＩ） バツファ・メモリが中間バツファ・メモリ
に存在しないデータ・フロックを持つことが可能となる
こと、 （釦 中間バツファ・メモリからデータ・フロックを主
メモリにリプレースする際に、従来方式のようにコピー
・フラグにしたがって無効化アドレスを送る必要がな《
リプレース制御が簡単になること、 （ＩＶ） 中間バツファ・メモリのＮＦＰ （Ｎｏｔ
ＦｏｕｎｄＰｒｏｂｏｂｉ １ ｔｙの略）は小さい
ので、不要なバツファ無効化アドレスの送出される確率
は小さいこと などの顕著な効果を得ることができる。

【図面の簡単な説明】

第１図は本発明が適用されるマルチプロセッサ・システ
ムの概要を示す図、第２図は従来のバツファ合わせ方式
を説明する図、第３図は本発明のバツファ合わせ方式の
アルゴリズムを示す図、第４図はストア要求が中間バッ
ファ・メモリでＦＯＵＮＤの場合のバツファ合わせを説
明する図、第５図はセットアソシアテイブ方式の中間バ
ツファ・メモリの１例のブロック図である。 １−ロないし１−ｍ・・・・・・中央処理装置、２−ロ
ないし２−ｍ・・・・・・チャネル・プロセッサ、３・
・・・・・中間バツファ・メモリ、４・・・・・・主メ
モリ、５−０ないし５−ｍ・・・・・・バツファ・メモ
リ、６・・・・・・中間バッファ・メモリのタグ部、７
・・・・・・管理情報記憶域、７ａ・・・・・・上位ア
ドレス情報部、８−ロないし８−２・・・・・・コピー
・フラグ・ビット。

Claims (1)

1. 【特許請求の範囲】 １ それぞれ個有のバツファ・メモリを有する複数の処
   理装置と、上記複数の処理装置によって共有される主メ
   モリと、上記バツファ・メモリと主メモリの中間に配置
   された中間バツファ・メモリとを備え、上記中間バツフ
   ァ・メモリのタグ部が複数の管理情報記憶域を有し、各
   管理情報記憶域には、中間バツファ・メモリのデータ部
   内における対応するデータ・ブロック記憶域に格納され
   ているデータ・フロックのアドレス情報および当該デー
   タ・ブロックの写しがいずれのバツファ・メモリに存在
   するかを示すコピー・フラグが書込まれているマルチ・
   プロセッサ・システムにおいて、上記処理装置が上記中
   間バツファ・メモリにストア要求を発したとき、要求さ
   れたデータ・ブロックが上記中間バツファ・メモリに存
   在しない場合には、上記ストア要求で指定されたアドレ
   スをバツファ無効化アドレスとして、当該バツファ無効
   化アドレスを少なくとも要求元処理装置を除く全ての処
   理装置に送出することを特徴とするバツファ合せ方式。 ２ 上記中間バツファ・メモリに対するアクセス要求が
   フエツチ要求である場合には、バツファ無効化アドレス
   を上記複数の中央処理装置に対して送出しないことを特
   徴とする特許請求の範囲第１項記載のバツファ合わせ方
   式。 ３ バツファ・メモリと中間バツファ・メモリはストア
   ・スル一方式で管理され、中間バツファ・メモリと主メ
   モリはスワツプ方式で管理されていることを特徴とする
   特許請求の範囲第１項又は第２項記載のバツファ合わせ
   方式。 ４ 上記管理情報記憶域に初期フラグを設け、フエツチ
   要求に基づきデータ・ブロックが中間バッファ・メモリ
   にムーブ・インされたとき、該、データ・フロックに対
   応する管理情報記憶域の初期フラグをセットし、当該デ
   ータ・ブロックに対して初めてストア要求が発せられた
   とき、当該初期フラグをリセットすることを特徴とする
   特許請求の範囲第１項、第２項又は第３項記載のバッフ
   ァ合わせ方式。 ５ 処理装置が中間バツファ・メモリに対してストア要
   求を発するとき、該当するデータ・ブロックが自身のバ
   ッファ・メモリに存在するか否かを示す情報を附加する
   ことを特徴とする特許請求の範囲第１項、第２項、第３
   項又は第４項記載のバツファ合わせ方式。 ６ 中間バツファ・メモリにフエツチ要求に基づきデー
   タ・ブロックがムーブインされたとき、該データ・フロ
   ックに対応する管理情報記憶域のコピー・フラグの全て
   をオンにすることを特徴とする特許請求の範囲第１項、
   第２項又は第３項記載のバツファ合わせ方式。