JPS589273A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS589273A JPS589273A JP56105810A JP10581081A JPS589273A JP S589273 A JPS589273 A JP S589273A JP 56105810 A JP56105810 A JP 56105810A JP 10581081 A JP10581081 A JP 10581081A JP S589273 A JPS589273 A JP S589273A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- directory
- memory circuit
- section
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発−線、中ヤツシ島記憶一路を伴なうマルチプＷ４ツ
！システム〜さらに詳しく云え紘命令Ｉｍ！出用とデー
−読出書込用Ｏ３つの中ヤツシ＆記憶回路を持ち、主記
憶装置を複数ｏｍｉａ装置で共有するデーー処ｍａｔに
−する。 。
！システム〜さらに詳しく云え紘命令Ｉｍ！出用とデー
−読出書込用Ｏ３つの中ヤツシ＆記憶回路を持ち、主記
憶装置を複数ｏｍｉａ装置で共有するデーー処ｍａｔに
−する。 。
最ＩＫζ０ＩＩＯ装置の最も一般的な構成を示し、その
動作を説明する・ ｓｕｍ唸・１りｏ熟ｉａ装置とそＯキャラＶ為記憶ＶＳ
＊Ｏみを示し、倫ｏ＃６：ｍ装置を省略しえ従来Ｏデー
ー魁１装置Ｏａ本的なプロッタ園である。
動作を説明する・ ｓｕｍ唸・１りｏ熟ｉａ装置とそＯキャラＶ為記憶ＶＳ
＊Ｏみを示し、倫ｏ＃６：ｍ装置を省略しえ従来Ｏデー
ー魁１装置Ｏａ本的なプロッタ園である。
１１において、１０１ はデー−記憶部、ｌ軸紘デイレ
ク）す部、１０ｍ９１デイ、レタ′）１郁ｌ＠雪と同じ
内容を記憶する中ヤツシ為−１ｋＪｌａ通用ディレクト
リでＴｏｊＩ、演算部１・マはこれらで構成される命ヤ
ツシ為記憶回路を通して主記憶装置１・龜に接続１れゐ
。
ク）す部、１０ｍ９１デイ、レタ′）１郁ｌ＠雪と同じ
内容を記憶する中ヤツシ為−１ｋＪｌａ通用ディレクト
リでＴｏｊＩ、演算部１・マはこれらで構成される命ヤ
ツシ為記憶回路を通して主記憶装置１・龜に接続１れゐ
。
演算ＩＩｌ・１が主記憶装置１０＄に対し、読出書込を
行なうときは主記憶装置１・−と中ヤツＶ＆記憶回路〇
−款が保九れる。 す傘わち、主記憶装置からＯ続出し
の鳩舎は、デイレタト曹郁ｔｏｎを検索してそＯアドレ
スが有ｇＩＩＫ存在していれと１主記憶装置１・−をＳ
−させずにデー一記憶部１０１からそのデータを演算部
１０７に送抄存在していなけれｄｌそのアドレスをディ
レクトリ部１０２に格納し、主記憶装置１０８を起動さ
せて読出し九データを演算部１Ｇ？へ送るとともに、そ
の写しをデータ記憶部１０１に格納する。
行なうときは主記憶装置１・−と中ヤツＶ＆記憶回路〇
−款が保九れる。 す傘わち、主記憶装置からＯ続出し
の鳩舎は、デイレタト曹郁ｔｏｎを検索してそＯアドレ
スが有ｇＩＩＫ存在していれと１主記憶装置１・−をＳ
−させずにデー一記憶部１０１からそのデータを演算部
１０７に送抄存在していなけれｄｌそのアドレスをディ
レクトリ部１０２に格納し、主記憶装置１０８を起動さ
せて読出し九データを演算部１Ｇ？へ送るとともに、そ
の写しをデータ記憶部１０１に格納する。
そしゼ主記憶装置１Ｇ１１への書込みの場合は、その書
込み番地がディレクト９部１０２に配憶されているかを
検索し、紀憶澤れていれば書込みデータを対応するデー
タ記憶部１０１へ書込むとともに、主記憶装置１０ｇ
’ｚデータを送って書込みを起動することにより、自ｌ
＆理装置の書込み続出しに対して主記憶装置とキャッシ
ュ記憶回路の一致を保つ、 ま九他処理装置（図示して
いない）からの主記憶装置へめ書込みがあったときは、
キャッジニー敷用インタフェース信号線１０９を介して
他処理装置の書込みアドレスを受けと夛、キャッジ為一
致処理用ディレクトリＩＨな検索して一致する有効なア
ドレスがあれに、そのアドレス情報を無効とし、かつそ
のアドレスと記憶部位情報をディレクトリ部ｌｏｚへ送
って対応するアドレス情報を無効とすることによって、
主記憶装置と中ヤツシ島記憶回路〇−款を保つようにし
て−る。
込み番地がディレクト９部１０２に配憶されているかを
検索し、紀憶澤れていれば書込みデータを対応するデー
タ記憶部１０１へ書込むとともに、主記憶装置１０ｇ
’ｚデータを送って書込みを起動することにより、自ｌ
＆理装置の書込み続出しに対して主記憶装置とキャッシ
ュ記憶回路の一致を保つ、 ま九他処理装置（図示して
いない）からの主記憶装置へめ書込みがあったときは、
キャッジニー敷用インタフェース信号線１０９を介して
他処理装置の書込みアドレスを受けと夛、キャッジ為一
致処理用ディレクトリＩＨな検索して一致する有効なア
ドレスがあれに、そのアドレス情報を無効とし、かつそ
のアドレスと記憶部位情報をディレクトリ部ｌｏｚへ送
って対応するアドレス情報を無効とすることによって、
主記憶装置と中ヤツシ島記憶回路〇−款を保つようにし
て−る。
ζＯ従来の装置は、単一の中ヤツシ具記憶回路を持つの
みであるが、演算部の性能を上げ石ためには今ヤツシエ
記憶回路があっても、そのデーー貌み書きの能力で制限
されるケースがあるＯ″ｅ％その打関策として命令取出
用の中ヤツシ為記憶回路と演算デニ−ｌ！出し書込み用
の中ヤツＶ＆記憶回路の８つをおき、それぞれ独立に演
算部が７タセスする方式が提案されて−る。
みであるが、演算部の性能を上げ石ためには今ヤツシエ
記憶回路があっても、そのデーー貌み書きの能力で制限
されるケースがあるＯ″ｅ％その打関策として命令取出
用の中ヤツシ為記憶回路と演算デニ−ｌ！出し書込み用
の中ヤツＶ＆記憶回路の８つをおき、それぞれ独立に演
算部が７タセスする方式が提案されて−る。
本発＠は、ζ０２りＯ１Ｐヤツシエ記憶回路をもりえデ
ータ処理装置に閤すゐ％Ｏで、すでに轟発明者絋これに
りいて雪りＯキャッシュ記憶回路に一歇地理用デイレタ
ト９部を設けたものを″出鳳しているが、今１１ａさも
にこれを改良し九もＯ″ｅＴｏる。
ータ処理装置に閤すゐ％Ｏで、すでに轟発明者絋これに
りいて雪りＯキャッシュ記憶回路に一歇地理用デイレタ
ト９部を設けたものを″出鳳しているが、今１１ａさも
にこれを改良し九もＯ″ｅＴｏる。
本１１１Ａ８的は、仁のような雪りＯ中ヤツシ−１部憶
回路を俸なり九マルチプＷ竜ツナシステムＫＴｈ−て、
−款ｍｕｍディレクトリ部を構成する記憶回路ｏｇ子を
削減することにより、低価格化と信！ＩＩｆの向上を図
り九デーー処理装置を提供するものである。
回路を俸なり九マルチプＷ竜ツナシステムＫＴｈ−て、
−款ｍｕｍディレクトリ部を構成する記憶回路ｏｇ子を
削減することにより、低価格化と信！ＩＩｆの向上を図
り九デーー処理装置を提供するものである。
そζで、前記の目的を達成する九めに１本発明によるデ
ータ処理装置では、命令続出用とデーーｉ出書込用２つ
の中ヤッシェ紀憶回路を持ち、主記憶装置を複数の処理
装置が共有するデー−処理装置において、前記３りの中
ヤツシエ記−回路の一致処理用デイレク）−９部を単一
アクセメの記憶゛回路で構成し、前記一致処理用ディレ
クトリへの前記２つの中ヤツシエ記憶回路からの登−お
よび他の処理装置からの書込アドレと、前記型りの中ヤ
ツシエ記憶回路に登録されているアドレスの一致検出の
さい、前記一致処理用ディレクトリ部の命令−出用対応
部とデーー絖出書込用対応部を時分割でアクセスするよ
うに構成しである。
ータ処理装置では、命令続出用とデーーｉ出書込用２つ
の中ヤッシェ紀憶回路を持ち、主記憶装置を複数の処理
装置が共有するデー−処理装置において、前記３りの中
ヤツシエ記−回路の一致処理用デイレク）−９部を単一
アクセメの記憶゛回路で構成し、前記一致処理用ディレ
クトリへの前記２つの中ヤツシエ記憶回路からの登−お
よび他の処理装置からの書込アドレと、前記型りの中ヤ
ツシエ記憶回路に登録されているアドレスの一致検出の
さい、前記一致処理用ディレクトリ部の命令−出用対応
部とデーー絖出書込用対応部を時分割でアクセスするよ
うに構成しである。
以下、図面を参照して本発明をさらに詳しく説明する。
第２図に本発明によるデー−処理装置の一実施例を示す
。
。
第３図において、キャッシュ記憶回路ｄ冨’）からなル
、演算データ用データ記憶部ｚｏｉ、演算データ用ディ
レクトリ部２０２、命令用デー−記憶部２０３、命令用
ブイレフ）１１部２０４で構成されて−る。 ｚｏｓ
６ｉ各ディレクトリ郁１０冨、２０４ Ｋ対するもので
、単一アクセス構成の命ヤツシエ一致処理期ディレクト
リ部、２１０は演算部、２１１は主記憶装置、２０６、
詩１、鵞０８はそれぞれのキャッシュ記憶回路とキャッ
ジニ一致Ｊ６！ｌ用ディレクトリ部謔ＳＯアドレスレジ
メー、ｇｏｓは他の地理装置が主記憶装置に書込んだア
ドレスを一時記憶しておくレジメタ、鵞ｌ雪ａｄＦヤッ
シエ一致用インタフェース信号纏、である。
、演算データ用データ記憶部ｚｏｉ、演算データ用ディ
レクトリ部２０２、命令用デー−記憶部２０３、命令用
ブイレフ）１１部２０４で構成されて−る。 ｚｏｓ
６ｉ各ディレクトリ郁１０冨、２０４ Ｋ対するもので
、単一アクセス構成の命ヤツシエ一致処理期ディレクト
リ部、２１０は演算部、２１１は主記憶装置、２０６、
詩１、鵞０８はそれぞれのキャッシュ記憶回路とキャッ
ジニ一致Ｊ６！ｌ用ディレクトリ部謔ＳＯアドレスレジ
メー、ｇｏｓは他の地理装置が主記憶装置に書込んだア
ドレスを一時記憶しておくレジメタ、鵞ｌ雪ａｄＦヤッ
シエ一致用インタフェース信号纏、である。
なおレジメ−２０９は必ＩＩＩらばファーストイン・フ
ァースＦアウトＯＶａのレジメタでも構成可能である。
ァースＦアウトＯＶａのレジメタでも構成可能である。
演算郁重ｌＯからの主記憶装置への１１１ｍシ、書込み
の動作紘第１図の従来技術と何ら変るとζろ紘な−、
すなわち、命令ＯＩＩ出しはアドレスをレジス−２０７
へ送って命令用ディレクトリ部２０４を検索し、一致す
るものであれば命令用データ部２０８ Ｏ対応するデー
タを演算部２１０へ送）、一致するものがなければその
アドレスを命令用ディレクト’９部２０４ Ｋ格納し、
主記憶装置・□ｚｌｌ ｔ＆＆出して、命令用データ部
２０ｍへ写しをとるとともに演算部２１Ｇへ送る。
の動作紘第１図の従来技術と何ら変るとζろ紘な−、
すなわち、命令ＯＩＩ出しはアドレスをレジス−２０７
へ送って命令用ディレクトリ部２０４を検索し、一致す
るものであれば命令用データ部２０８ Ｏ対応するデー
タを演算部２１０へ送）、一致するものがなければその
アドレスを命令用ディレクト’９部２０４ Ｋ格納し、
主記憶装置・□ｚｌｌ ｔ＆＆出して、命令用データ部
２０ｍへ写しをとるとともに演算部２１Ｇへ送る。
そしてレジスタ２０６中のアドレスをレジスタ２０８へ
送ってキャッジニ一致処理用ディレクトリ部２０Ｂにそ
のアドレスを格納して命令用ディレクトリ部２０４と同
じ内容を保つようにする。
送ってキャッジニ一致処理用ディレクトリ部２０Ｂにそ
のアドレスを格納して命令用ディレクトリ部２０４と同
じ内容を保つようにする。
ζζでレジス−２０５１へは他のレジスー帥９．２０・
からも転送されるので、それらの転送要求が同時に起き
た場合には、あらかじめ定められた優先順位にしたがっ
て受付けられることになる。
からも転送されるので、それらの転送要求が同時に起き
た場合には、あらかじめ定められた優先順位にしたがっ
て受付けられることになる。
なお、これを制御する制御−路線図からは省略しである
。 また、演算用データＯ読出しのときは、演算部２
重Ｏがアドレスをレジメ−２０６へ送り、読出しを起動
するとキャッジ為記憶回路は演算データ用ディレクトリ
部２ｏ２を検索し、一致する−のがあれば対応するデー
タを演算デー−用データ記憶部２ｏｌよ）演算部ｚｔｏ
に送）１１に６れば演算データ用ディレクトリ部荀意に
そのアドレスを格納して主記憶装置２１１を読出し、演
算デー−用データ記憶部ｗ１に写しをとる七ともに演算
部２１０へ送る。 このときレジスタ２０６中のアドレ
スをレジス−２０８へ送ってキャッジニ一致処理用ディ
レクトリ部ｔｏｓｓ内容と演算データ用ディレクトリ部
２０２の内容の一致を保つようにする。
。 また、演算用データＯ読出しのときは、演算部２
重Ｏがアドレスをレジメ−２０６へ送り、読出しを起動
するとキャッジ為記憶回路は演算データ用ディレクトリ
部２ｏ２を検索し、一致する−のがあれば対応するデー
タを演算デー−用データ記憶部２ｏｌよ）演算部ｚｔｏ
に送）１１に６れば演算データ用ディレクトリ部荀意に
そのアドレスを格納して主記憶装置２１１を読出し、演
算デー−用データ記憶部ｗ１に写しをとる七ともに演算
部２１０へ送る。 このときレジスタ２０６中のアドレ
スをレジス−２０８へ送ってキャッジニ一致処理用ディ
レクトリ部ｔｏｓｓ内容と演算データ用ディレクトリ部
２０２の内容の一致を保つようにする。
以上の動作は命令語の読出しの場合と同様である。
演算９２１０からの書込みの場合は、書込みアドレスが
Ｖジス−２０６Ｋ渡され、演算用ブイレフ。
Ｖジス−２０６Ｋ渡され、演算用ブイレフ。
トリ部２０２に一致するアドレスがあれば、対応すゐ場
所に書込みデー−を書込むとと４にそのアドレスデー−
を主記憶装置１１１へ送って書込む、 書込みに当って
は、命令用キャッジ為記憶回路にも一致するアドレＪｃ
−ＩＩｘ存在すゐ場合には命令用中ヤツシｊＬＫ書込む
か、そのデータを無効にする動作が必要であるが、本発
明の本質には影響されないので本実施例ではその部分は
省略しである。
所に書込みデー−を書込むとと４にそのアドレスデー−
を主記憶装置１１１へ送って書込む、 書込みに当って
は、命令用キャッジ為記憶回路にも一致するアドレＪｃ
−ＩＩｘ存在すゐ場合には命令用中ヤツシｊＬＫ書込む
か、そのデータを無効にする動作が必要であるが、本発
明の本質には影響されないので本実施例ではその部分は
省略しである。
次に他の地理装置が主記憶装置にデー！を書込んだとき
に社、中ヤツシエ一致用インタフェース２１２からアド
レ誠が送られてレジスタ２鵠にセットされると中ヤツシ
ラ制御回路は、レジスタ２０［が空になりている時間を
探してレジスタ２０１へその゛アドレスを送り、キャッ
シェ一致旭理用ディレクトリ部加Ｓを検索する。
に社、中ヤツシエ一致用インタフェース２１２からアド
レ誠が送られてレジスタ２鵠にセットされると中ヤツシ
ラ制御回路は、レジスタ２０［が空になりている時間を
探してレジスタ２０１へその゛アドレスを送り、キャッ
シェ一致旭理用ディレクトリ部加Ｓを検索する。
ここでディレクトリ部とす一一部は公知の４ットアンシ
アテイプ方−で実現されているので、午ヤツＶｓ−一致
処理用ディレクトリ郁詩すとアドレスデース−ＺＯＳの
より詳細な構成は第３図に示すようｋな−０ 絡３図は中ヤツシエメモリー歇処理廟ディレクトリ部の
構成図であ為、 第３図ＫｓＰいてｈ０２紘記憶回路で
命令用ディレクトリ部の対応部分と演算デー−用ディレ
１１９部の対応部分Ｏ両方を格納するに充分な容量を持
ったものになっている。
アテイプ方−で実現されているので、午ヤツＶｓ−一致
処理用ディレクトリ郁詩すとアドレスデース−ＺＯＳの
より詳細な構成は第３図に示すようｋな−０ 絡３図は中ヤツシエメモリー歇処理廟ディレクトリ部の
構成図であ為、 第３図ＫｓＰいてｈ０２紘記憶回路で
命令用ディレクトリ部の対応部分と演算デー−用ディレ
１１９部の対応部分Ｏ両方を格納するに充分な容量を持
ったものになっている。
その続出、書込のアドレスはレジスー加Ｓのビットの一
部になってお）、そのビット数は命令゛用ディレクトリ
対応部分ま九は演算データ用デイレタトリ対応部分のア
ドレス情報な読出す九めに必要な分だけである。 ツリ
ップフーツプＳｏｌハ記憶回路ｓｏｗ Ｏアドレスのｌ
ピッ）に接続され、命令用デイレタトツ対応部分への読
み書きのときには、このクリップフロップ３６１に６・
１をセットし、演算デー−周ディレクト讐対応部分への
挽み書きのとｔＩＫはフリップ７箇ツブ３０１Ｋ”ｌ”
をセットするように制御される・ この制御によって、
単一アクセスの記憶回路で２つのブイレフ）９０ｍ１１
１情報を格納することが可能である。 記憶回路３軸を
貌出すと１９の番地から複数ＩＩＯアドレス情報とそれ
ぞれの有効ビットが読めされ尋。
部になってお）、そのビット数は命令゛用ディレクトリ
対応部分ま九は演算データ用デイレタトリ対応部分のア
ドレス情報な読出す九めに必要な分だけである。 ツリ
ップフーツプＳｏｌハ記憶回路ｓｏｗ Ｏアドレスのｌ
ピッ）に接続され、命令用デイレタトツ対応部分への読
み書きのときには、このクリップフロップ３６１に６・
１をセットし、演算デー−周ディレクト讐対応部分への
挽み書きのとｔＩＫはフリップ７箇ツブ３０１Ｋ”ｌ”
をセットするように制御される・ この制御によって、
単一アクセスの記憶回路で２つのブイレフ）９０ｍ１１
１情報を格納することが可能である。 記憶回路３軸を
貌出すと１９の番地から複数ＩＩＯアドレス情報とそれ
ぞれの有効ビットが読めされ尋。
比較−路３０３紘続出されたアドレス情報とアドレスレ
ジメーｚｏｓｏ中の記憶回路のアドレス指定に使われ九
ビット以外のビットとの一致を検出し、かつ有効ビット
が１１１であれば１１＠。
ジメーｚｏｓｏ中の記憶回路のアドレス指定に使われ九
ビット以外のビットとの一致を検出し、かつ有効ビット
が１１１であれば１１＠。
を出力するものであり、これらの比較回路の出力は命令
用ディレクトリ部２０４と演算データ用ディレクトリ部
２０２ Ｋ １つの番地の中や記憶部位指定゛情報とし
て送られ、対応するアドレス情報を無効にするために使
われる。
用ディレクトリ部２０４と演算データ用ディレクトリ部
２０２ Ｋ １つの番地の中や記憶部位指定゛情報とし
て送られ、対応するアドレス情報を無効にするために使
われる。
信号線３０４は、記憶回路神２にアドレス情報を書込ん
だ勤、アドレス情報を無効にした抄するときに１つの番
地の中の何番目の記憶部位かを指定する情報を受ける記
憶部位指定信号−であり、縞２図における命令用ディレ
クトリ部２０４および演算デー−用ディレクトリ部２０
２かも中ヤツシエ一致処理用ディレクトリ部への信号線
がこれに相当する。 第３図では切換回路によって記憶
部位指定信号線を時分割で切シ換え先後の図になってい
る。盲なお、この切換回路は本爽施例では省略しである
。
だ勤、アドレス情報を無効にした抄するときに１つの番
地の中の何番目の記憶部位かを指定する情報を受ける記
憶部位指定信号−であり、縞２図における命令用ディレ
クトリ部２０４および演算デー−用ディレクトリ部２０
２かも中ヤツシエ一致処理用ディレクトリ部への信号線
がこれに相当する。 第３図では切換回路によって記憶
部位指定信号線を時分割で切シ換え先後の図になってい
る。盲なお、この切換回路は本爽施例では省略しである
。
中ヤッシエー欽処理用ディレクトリ部２０５を検索する
と勅の動作紘次のようにして行なわれる。
と勅の動作紘次のようにして行なわれる。
■ レジスタ２０１１ Ｋアドレスがセットされたとき
、同時にフリップフロップ３０１Ｋ”＠’をセットして
記憶回路３０２を読出し、その読出しデータとアドレス
のビットを比破スる。
、同時にフリップフロップ３０１Ｋ”＠’をセットして
記憶回路３０２を読出し、その読出しデータとアドレス
のビットを比破スる。
この動作は命令用ディレクトリ対応部の検索であｊｌ一
致するもＯがあれにそのアドレス情報の格納を無効にす
ると同時に、その記憶部位情報とアト°レスを命令用デ
ィレクトリ部２０４に送って１対応するアドレス情報を
無効にする。
致するもＯがあれにそのアドレス情報の格納を無効にす
ると同時に、その記憶部位情報とアト°レスを命令用デ
ィレクトリ部２０４に送って１対応するアドレス情報を
無効にする。
■ 次にツリツプフ四ツブ５ＯＩＫ’ｌ’をセットして
記憶回路３０２を読出し、その胱出しデー−とアドレス
レジスタのビットを比較する。
記憶回路３０２を読出し、その胱出しデー−とアドレス
レジスタのビットを比較する。
この場合の動作は演算用ブイレフ）９対応部の検索にな
）、一致する亀のがあればそのアドレスデー−の格納を
無効にすると同時に、その記憶部位情報とアドレス情報
を演算デー−用ディレ１１９部２０雪に送って対応する
アドレス情報を無効にする。
）、一致する亀のがあればそのアドレスデー−の格納を
無効にすると同時に、その記憶部位情報とアドレス情報
を演算デー−用ディレ１１９部２０雪に送って対応する
アドレス情報を無効にする。
このように他の処理装置からの１つの中ヤツシエー款要
求に対して、今ヤッシエー数処理用ディレクトリを少な
くとも！回読用すことに＆るが、レジスタＨａａ新しい
アドレス情報の登鍮費京を優先して受けなければならな
いので、１回目の索引と２回目の索引の間にはレジスタ
２０・またはレジメ−２０１からのアドレスデーを可能
なようにして、２回目の索引のときは再びレジスタ２０
９からレジ誠タ２６ｍヘアドレスｔ−Ｅ送することによ
って処理や再開が可能である。
求に対して、今ヤッシエー数処理用ディレクトリを少な
くとも！回読用すことに＆るが、レジスタＨａａ新しい
アドレス情報の登鍮費京を優先して受けなければならな
いので、１回目の索引と２回目の索引の間にはレジスタ
２０・またはレジメ−２０１からのアドレスデーを可能
なようにして、２回目の索引のときは再びレジスタ２０
９からレジ誠タ２６ｍヘアドレスｔ−Ｅ送することによ
って処理や再開が可能である。
ま是、キャッジニ一致要求が連続してくると１送の元の
方で待ち時間が生ずるという問題がある場合は、レジス
ー幻−を複数個おいて待ち合わせのバッファとすること
によって待ち時間・をは＃！な（すことができゐ。
方で待ち時間が生ずるという問題がある場合は、レジス
ー幻−を複数個おいて待ち合わせのバッファとすること
によって待ち時間・をは＃！な（すことができゐ。
本発明は、以上説明したように２つのキャツシエ記憶回
路を持つ場合の中ヤツシエー歌処理用ディレクトリを単
一アクセスの配憶回路で構威すゐととによって性能には
ほとんど影響を与えずに記憶回路め素子数を減少させる
ことかできる。
路を持つ場合の中ヤツシエー歌処理用ディレクトリを単
一アクセスの配憶回路で構威すゐととによって性能には
ほとんど影響を与えずに記憶回路め素子数を減少させる
ことかできる。
第ｔｇは従来技術の単−午ヤツシエを持つデー−処理装
置のブロック図、第２図線本発明によるデータ処理装置
の一実施例を示すプロッタ図、亀３図紘本発明装置の中
ヤツシエ一致地理用ディレクトリのプロッタ図である。 １０１−・データ記憶部 ＩＨ−ディレクトｖ１１１０
ｍ、２０！−キャッジニ一致処理用デイレタトリ −１０，４、ｔｏｗ％ 冨・６〜２ｏｓ−〇アドレスレ
ジスタ１０１Ｂ−・アドレスレジスタ
。 １６７．２１Ｇ −・演算部 １０Ｂ、２１１−・主記憶装置 １０９％ ２１！−キャッジニー敷用インタフニーー
信号線 ２０１−演算デーー用デーー記憶部 菊３−演算デー一用ディレクトリ部 鱒３−命令用デーー記憶部 ５ｏ４−命令用ディレクトリ部 ＄０１−・ツリツプフ■ツプ ３０ト・・記憶−路 ３０Ｓ −・比較回路１０４
−・記憶部位指定信号− 特許出願人 日本電気株式会社 側人弁層士 井ノロ 壽 才１図
置のブロック図、第２図線本発明によるデータ処理装置
の一実施例を示すプロッタ図、亀３図紘本発明装置の中
ヤツシエ一致地理用ディレクトリのプロッタ図である。 １０１−・データ記憶部 ＩＨ−ディレクトｖ１１１０
ｍ、２０！−キャッジニ一致処理用デイレタトリ −１０，４、ｔｏｗ％ 冨・６〜２ｏｓ−〇アドレスレ
ジスタ１０１Ｂ−・アドレスレジスタ
。 １６７．２１Ｇ −・演算部 １０Ｂ、２１１−・主記憶装置 １０９％ ２１！−キャッジニー敷用インタフニーー
信号線 ２０１−演算デーー用デーー記憶部 菊３−演算デー一用ディレクトリ部 鱒３−命令用デーー記憶部 ５ｏ４−命令用ディレクトリ部 ＄０１−・ツリツプフ■ツプ ３０ト・・記憶−路 ３０Ｓ −・比較回路１０４
−・記憶部位指定信号− 特許出願人 日本電気株式会社 側人弁層士 井ノロ 壽 才１図
Claims (1)
- 命令読出用とデー−読出書込用３り！Ｏ中ヤッシ＆艷憶
■一路持ち、主記憶装置を複数Ｏ旭理装置で共有するデ
ーー麩通装置において一前記鵞りの中ヤツ・シ＆Ｉｅ１
１ｍｌ−〇−散島運用デイレク−２部を単一アタ竜スＯ
□□′Ｖ憶回路で構□威し、前記一致処理一用デイ・レ
タトリへの前記２り０＋ヤツシ為記憶回路からの登録お
よび倫め部層装置からＯ書込アトＶスと前記１・ｆりの
命ヤツシ瓢記憶回路に登銀されているアドレスの一致検
出Ｏさい、前記−歇躯ｌ１ＭディＶ／十り部の命令続出
用対応部とデー−読出書込用対応部を時分割でアクセス
する仁とを譬黴とするデータ地理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105810A JPS589273A (ja) | 1981-07-07 | 1981-07-07 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105810A JPS589273A (ja) | 1981-07-07 | 1981-07-07 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589273A true JPS589273A (ja) | 1983-01-19 |
| JPS6131495B2 JPS6131495B2 (ja) | 1986-07-21 |
Family
ID=14417450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105810A Granted JPS589273A (ja) | 1981-07-07 | 1981-07-07 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589273A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124754A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | バッファ記憶制御装置 |
| JPS61161562A (ja) * | 1984-12-31 | 1986-07-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 階層メモリ・システム |
| JPS62105250A (ja) * | 1985-10-30 | 1987-05-15 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多重プロセツサ・システムのキヤツシユを制御する方法 |
-
1981
- 1981-07-07 JP JP56105810A patent/JPS589273A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124754A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | バッファ記憶制御装置 |
| JPH0319976B2 (ja) * | 1983-12-09 | 1991-03-18 | Fujitsu Ltd | |
| JPS61161562A (ja) * | 1984-12-31 | 1986-07-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 階層メモリ・システム |
| JPH0412859B2 (ja) * | 1984-12-31 | 1992-03-05 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPS62105250A (ja) * | 1985-10-30 | 1987-05-15 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多重プロセツサ・システムのキヤツシユを制御する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6131495B2 (ja) | 1986-07-21 |
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