JPH0460729A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0460729A JPH0460729A JP2170243A JP17024390A JPH0460729A JP H0460729 A JPH0460729 A JP H0460729A JP 2170243 A JP2170243 A JP 2170243A JP 17024390 A JP17024390 A JP 17024390A JP H0460729 A JPH0460729 A JP H0460729A
- Authority
- JP
- Japan
- Prior art keywords
- data
- main memory
- cache
- read
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に係わり、特に主記憶Ｂ（以下、
メインメモリという）の同一アドレス領域で連続してデ
ータの読み出しを行う情報処理装置に関する。
メインメモリという）の同一アドレス領域で連続してデ
ータの読み出しを行う情報処理装置に関する。
従来、この種の情報処理装置では、データの読み出しの
高速化のために、第２図に示すようなキャッシュメモリ
方式を用いていた。この情報処理装置では、中央処理部
（以下、プロセッサという）３１とメインメモリ３２と
の間にキャッシュユニット３３を備えている。キャッシ
ュユニット３３はメインメモリ３２上のあるブロックの
データを一時的に記憶する高速のキャッシュメモリ３４
と、プロセッサ３１からのデータ読み出しに対し、キャ
ッシュメモリ３４内にそのアクセス領域のデータが存在
するか否かを判定する判定回路３５と、この判定回路３
５によりデータが存在しないことが判明した場合にメイ
ンメモリ３２からブロック単位でデータを読み出すため
のブロックロード制御回路３６とにより構成されている
。
高速化のために、第２図に示すようなキャッシュメモリ
方式を用いていた。この情報処理装置では、中央処理部
（以下、プロセッサという）３１とメインメモリ３２と
の間にキャッシュユニット３３を備えている。キャッシ
ュユニット３３はメインメモリ３２上のあるブロックの
データを一時的に記憶する高速のキャッシュメモリ３４
と、プロセッサ３１からのデータ読み出しに対し、キャ
ッシュメモリ３４内にそのアクセス領域のデータが存在
するか否かを判定する判定回路３５と、この判定回路３
５によりデータが存在しないことが判明した場合にメイ
ンメモリ３２からブロック単位でデータを読み出すため
のブロックロード制御回路３６とにより構成されている
。
すなわち、この情報処理装置では、プロセッサ３１から
の読み出し命令は、メモリ読み出し／アドレス線３７を
通してキャッシュユニット３３内の判定回路３５へ送ら
れ、この判定回路３５においてメモリ読み出し／アドレ
ス線３７で示されたメインメモリ３２上のデータがキャ
ッシュメモリ３４に格納されているかが判定される。キ
ャッシュメモリ３４にそのデータが格納されてない場合
には、判定回路３５はブロックロード指示信号線３８を
通してブロックロード制御回路３６に対してブロックロ
ード指示信号を送る。ブロックロード制御回路３６はこ
の信号によりメモリ読み出し／アドレス線３９を通して
メインメモリ３２ヘアクセスする。
の読み出し命令は、メモリ読み出し／アドレス線３７を
通してキャッシュユニット３３内の判定回路３５へ送ら
れ、この判定回路３５においてメモリ読み出し／アドレ
ス線３７で示されたメインメモリ３２上のデータがキャ
ッシュメモリ３４に格納されているかが判定される。キ
ャッシュメモリ３４にそのデータが格納されてない場合
には、判定回路３５はブロックロード指示信号線３８を
通してブロックロード制御回路３６に対してブロックロ
ード指示信号を送る。ブロックロード制御回路３６はこ
の信号によりメモリ読み出し／アドレス線３９を通して
メインメモリ３２ヘアクセスする。
これによりメインメモリ３２内のデータがブロック毎に
データ線４０を通してキャッシュメモリ３４へ格納され
る。続いて、ブロックロード制御回路３６は書き込み信
号線４１を通してキャッシュメモリ３４および判定回路
３５ヘデータの書き込み指示を行う。判定回路３５はこ
の指示を受けてデータ出力制御信号線４２を通してキャ
ッシュメモリ３４へ制御信号を送る。
データ線４０を通してキャッシュメモリ３４へ格納され
る。続いて、ブロックロード制御回路３６は書き込み信
号線４１を通してキャッシュメモリ３４および判定回路
３５ヘデータの書き込み指示を行う。判定回路３５はこ
の指示を受けてデータ出力制御信号線４２を通してキャ
ッシュメモリ３４へ制御信号を送る。
キャッシュメモリ３４はこの制御信号を受けてデータ線
４３を通して読み出し命令に対するデータをプロセッサ
３１へ送る。一方、キャッシュメモリ３４にデータが格
納されている場合には、判定回路３５はプロセッサ３１
に対してレディー信号線４４を通してレディー信号を出
力するとともに、データ出力制御信号線４２を通してキ
ャッシュメモリ３４へ制御信号を送る。
４３を通して読み出し命令に対するデータをプロセッサ
３１へ送る。一方、キャッシュメモリ３４にデータが格
納されている場合には、判定回路３５はプロセッサ３１
に対してレディー信号線４４を通してレディー信号を出
力するとともに、データ出力制御信号線４２を通してキ
ャッシュメモリ３４へ制御信号を送る。
キャッシュメモリ３４はこの制御信号を受けてプロセッ
サ３１ヘデータを出力する。
サ３１ヘデータを出力する。
このように従来の情報処理装置では、プロセッサ３１か
らのデータ読み出しに対し、キャッシュメモリ３４内に
データが存在する場合は、その読み出しを高速に行うこ
とができる。
らのデータ読み出しに対し、キャッシュメモリ３４内に
データが存在する場合は、その読み出しを高速に行うこ
とができる。
しかしながら、上述した従来の情報処理装置では、キャ
ッシュユニット３３のキャッシュメモリ３４内にデータ
が存在しない場合には、メインメモリ３２からキャッシ
ュメモリ３４ヘブロツク毎にロードしているので、プロ
セッサ３１が読み出ししないデータも含めてロードして
しまい、メインメモリ３２に対して無駄な読み出しを行
うという欠点がある。
ッシュユニット３３のキャッシュメモリ３４内にデータ
が存在しない場合には、メインメモリ３２からキャッシ
ュメモリ３４ヘブロツク毎にロードしているので、プロ
セッサ３１が読み出ししないデータも含めてロードして
しまい、メインメモリ３２に対して無駄な読み出しを行
うという欠点がある。
本発明はかかる問題点に鑑みてなされたもので、その目
的は、キャッシュユニット内にデータが存在しない場合
に、メインメモリからのデータの無駄な読み出しを防止
して高速の読み出しを行うことができる情報処理装置を
提供することにある。
的は、キャッシュユニット内にデータが存在しない場合
に、メインメモリからのデータの無駄な読み出しを防止
して高速の読み出しを行うことができる情報処理装置を
提供することにある。
本発明に係わる情報処理装置では、主記憶部とこの主記
憶部からデータを読み出す中央処理部との間にキャッシ
ュユニットを有し、このキャッシュユニットを、前記中
央処理部の主記憶部からのデータ読み出し時に読み出し
たデータを格納するキャッシュレジスタと、前記データ
を読み出すときに指定したアドレスを保持し、次に中央
処理部が主記憶部からデータの読み出しを行うときに、
そのアドレスが前記保持されたアドレスと一致するか否
かの判定をし、一致していれば前記キャッシュレジスタ
からデータを出力し、一致していなければ主記憶部から
データを読み出すように制御を行う判定回路とにより構
成している。
憶部からデータを読み出す中央処理部との間にキャッシ
ュユニットを有し、このキャッシュユニットを、前記中
央処理部の主記憶部からのデータ読み出し時に読み出し
たデータを格納するキャッシュレジスタと、前記データ
を読み出すときに指定したアドレスを保持し、次に中央
処理部が主記憶部からデータの読み出しを行うときに、
そのアドレスが前記保持されたアドレスと一致するか否
かの判定をし、一致していれば前記キャッシュレジスタ
からデータを出力し、一致していなければ主記憶部から
データを読み出すように制御を行う判定回路とにより構
成している。
このような構成により本発明の情報処理装置においては
、主記憶部の同一アドレス領域へ連続的にデータの読み
出しを行う場合には、２回目以降の読み出し速度が速く
なる。
、主記憶部の同一アドレス領域へ連続的にデータの読み
出しを行う場合には、２回目以降の読み出し速度が速く
なる。
次に、本発明について図面を参照して具体的に説明する
。
。
第１図は本発明の一実施例に係わる情報処理装置の構成
を表わすブロック図である。この情報処理装置では、プ
ロセッサ１１とメインメモリ１２との間にキャッシュユ
ニット１３を備えている。キャッシュユニット１３は、
キャッシュレジスタ１４と判定回路１５とにより構成さ
れる。キャッシュレジスタ１４はプロセッサ１１のメイ
ンメモリ１２からのデータ読み出し時にメインメモリ１
２から読み出したデータを格納するものである。このキ
ャッシュレジスタ１４はデータ線２１によりプロセッサ
１１に接続されるとともに、データ線１８によりメイン
メモリ１２に接続されている。一方、判定回路１５は、
データの読み出し時にメインメモリ１２への指定アドレ
スを保持し、次にプロセッサ１１がメインメモリ１２か
らデータの読み出しを行うときに、そのアドレスが保持
しているアドレスと一致するか否かの判定をし、一致し
ていればキャッシュレジスタ１４からデータを出力し、
一致していなければメインメモリ１２からデータを読み
出すように制御を行うものである。
を表わすブロック図である。この情報処理装置では、プ
ロセッサ１１とメインメモリ１２との間にキャッシュユ
ニット１３を備えている。キャッシュユニット１３は、
キャッシュレジスタ１４と判定回路１５とにより構成さ
れる。キャッシュレジスタ１４はプロセッサ１１のメイ
ンメモリ１２からのデータ読み出し時にメインメモリ１
２から読み出したデータを格納するものである。このキ
ャッシュレジスタ１４はデータ線２１によりプロセッサ
１１に接続されるとともに、データ線１８によりメイン
メモリ１２に接続されている。一方、判定回路１５は、
データの読み出し時にメインメモリ１２への指定アドレ
スを保持し、次にプロセッサ１１がメインメモリ１２か
らデータの読み出しを行うときに、そのアドレスが保持
しているアドレスと一致するか否かの判定をし、一致し
ていればキャッシュレジスタ１４からデータを出力し、
一致していなければメインメモリ１２からデータを読み
出すように制御を行うものである。
この判定回路１５はメモリ読み出し／アドレス線１６お
よびレディ信号線２２に接続されるとともに、メモリ読
み出し／アドレス線１７によりメインメモリ１２に接続
され、さらにキャッシュレジスタ書込み信号線１９およ
びデータ出力制御線２０によりキャッシュレジスタ１４
に接続されている。
よびレディ信号線２２に接続されるとともに、メモリ読
み出し／アドレス線１７によりメインメモリ１２に接続
され、さらにキャッシュレジスタ書込み信号線１９およ
びデータ出力制御線２０によりキャッシュレジスタ１４
に接続されている。
このような構成において、本実施例の情報処理装置にお
いては、プロセッサ１１はまずメインメモリ１２から最
初のデータの読み出しを行う。すなわち、プロセッサ１
１からの読み出し命令は、まずメモリ読み出し／アドレ
ス線１６を通してキャッシュユニット１３内の判定回路
１５へ送られる。この判定回路１５ではメモリ読み出し
／アドレス線１６で示されたメインメモリ１２上のデー
タがキャッシュレジスタ１４に格納されているか否かが
判定される。キャッシュレジスタ１４内にデータが格納
されていなければ、判定回路１５はメモリ読み出し／ア
ドレス線１７を通してメインメモリ１２ヘアクセスする
。これによりメインメモリ１２内のデータがデータ線１
８を通してキャッシュレジスタ１４へ送られる。また、
判定回路１５は、メインメモリ１２への指定アドレスを
保持し、書込み信号線１９を通してキャッシュレジスタ
１４ヘデータの書き込み指示を行うとともに、データ出
力制御信号線２０を通してキャッシュレジスタ１４へ制
御信号を送る。キャッシュレジスタ１４はこの制御信号
を受けて、データ線２１を通してデータ読み出しに対す
るデータをプロセッサ１１へ出力する。
いては、プロセッサ１１はまずメインメモリ１２から最
初のデータの読み出しを行う。すなわち、プロセッサ１
１からの読み出し命令は、まずメモリ読み出し／アドレ
ス線１６を通してキャッシュユニット１３内の判定回路
１５へ送られる。この判定回路１５ではメモリ読み出し
／アドレス線１６で示されたメインメモリ１２上のデー
タがキャッシュレジスタ１４に格納されているか否かが
判定される。キャッシュレジスタ１４内にデータが格納
されていなければ、判定回路１５はメモリ読み出し／ア
ドレス線１７を通してメインメモリ１２ヘアクセスする
。これによりメインメモリ１２内のデータがデータ線１
８を通してキャッシュレジスタ１４へ送られる。また、
判定回路１５は、メインメモリ１２への指定アドレスを
保持し、書込み信号線１９を通してキャッシュレジスタ
１４ヘデータの書き込み指示を行うとともに、データ出
力制御信号線２０を通してキャッシュレジスタ１４へ制
御信号を送る。キャッシュレジスタ１４はこの制御信号
を受けて、データ線２１を通してデータ読み出しに対す
るデータをプロセッサ１１へ出力する。
プロセッサ１１が次にメインメモリ１２からデータの読
み出しを行うとき、判定回路１５はこの命令を受けて、
メインメモリ１２上のアドレスが先に保持したアドレス
であるか否かを判断する。判定回路１５は読み出しアド
レスが、先に保持しているアドレスと一致している場合
には、キャッシュレジスタ１４にデータが格納されてい
ると判定する。また、このとき判定回路１５は直ちにレ
ディ信号線２２を通してレディ信号をプロセッサ１１に
出力するとともに、データ出力制御信号線２０を通して
キャッシュレジスタ１４に制御信号を送る。キャッシュ
レジスタ１４はこの制御信号を受けて、プロセッサ１１
に読み出しに対応するデータを出力する。
み出しを行うとき、判定回路１５はこの命令を受けて、
メインメモリ１２上のアドレスが先に保持したアドレス
であるか否かを判断する。判定回路１５は読み出しアド
レスが、先に保持しているアドレスと一致している場合
には、キャッシュレジスタ１４にデータが格納されてい
ると判定する。また、このとき判定回路１５は直ちにレ
ディ信号線２２を通してレディ信号をプロセッサ１１に
出力するとともに、データ出力制御信号線２０を通して
キャッシュレジスタ１４に制御信号を送る。キャッシュ
レジスタ１４はこの制御信号を受けて、プロセッサ１１
に読み出しに対応するデータを出力する。
このように本実施例の情報処理装置においては、メイン
メモリ１２の同一アドレス領域から連続的にデータの読
み出しを行う場合には、２回目以降はキャッシュレジス
タ１４から直接読み出しを行うことができるので、高速
処理が可能となる。
メモリ１２の同一アドレス領域から連続的にデータの読
み出しを行う場合には、２回目以降はキャッシュレジス
タ１４から直接読み出しを行うことができるので、高速
処理が可能となる。
以上説明したように本発明に係わる情報処理装置によれ
ば、中央処理部とメインメモリとの間のキャッシュユニ
ットを、メインメモリからの読み出しデータを保持する
キャッシュレジスタと、このキャッシュレジスタからデ
ータを読み出せるか否かの判定を行う判定回路とで構成
するようにしたので、メインメモリの同一アドレス領域
から連続的にデータの読み出しを行う場合には、２回目
以降の読み出し速度が速くなる効果がある。
ば、中央処理部とメインメモリとの間のキャッシュユニ
ットを、メインメモリからの読み出しデータを保持する
キャッシュレジスタと、このキャッシュレジスタからデ
ータを読み出せるか否かの判定を行う判定回路とで構成
するようにしたので、メインメモリの同一アドレス領域
から連続的にデータの読み出しを行う場合には、２回目
以降の読み出し速度が速くなる効果がある。
第１図は本発明の一実施例に係わる情報処理装置の構成
を表わすブロック図、第２図は従来の情報処理装置の構
成を表わすブロック図である。 １１・・・・・・プロセッサ、 １２・・・・・・メインメモリ、 １３・・・・・・キャッシュユニット、１４・・・・・
・キャッシュレジスタ、１５・・・・・・判定回路。 出 願 人 日本電気株式会社 代 理 人 弁理士 山内 梅雄 ’＄１ 第２図
を表わすブロック図、第２図は従来の情報処理装置の構
成を表わすブロック図である。 １１・・・・・・プロセッサ、 １２・・・・・・メインメモリ、 １３・・・・・・キャッシュユニット、１４・・・・・
・キャッシュレジスタ、１５・・・・・・判定回路。 出 願 人 日本電気株式会社 代 理 人 弁理士 山内 梅雄 ’＄１ 第２図
Claims (1)
- 【特許請求の範囲】 主記憶部とこの主記憶部からデータを読み出す中央処理
部との間にキャッシュユニットを有する情報処理装置に
おいて、 前記キャッシュユニットを、前記中央処理部の主記憶部
からのデータ読み出し時に読み出したデータを格納する
キャッシュレジスタと、前記中央処理部がデータを読み
出すときに指定したアドレスを保持し、次に中央処理部
が主記憶部からデータの読み出しを行うときに、そのア
ドレスが前記保持されたアドレスと一致するか否かの判
定をし、一致していれば前記キャッシュレジスタからデ
ータを出力し、一致していなければ主記憶部からデータ
を読み出すように制御を行う判定回路とにより構成した
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170243A JPH0460729A (ja) | 1990-06-29 | 1990-06-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170243A JPH0460729A (ja) | 1990-06-29 | 1990-06-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460729A true JPH0460729A (ja) | 1992-02-26 |
Family
ID=15901329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170243A Pending JPH0460729A (ja) | 1990-06-29 | 1990-06-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0460729A (ja) |
-
1990
- 1990-06-29 JP JP2170243A patent/JPH0460729A/ja active Pending
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