JPH04264640A - 緩衝記憶装置 - Google Patents
緩衝記憶装置Info
- Publication number
- JPH04264640A JPH04264640A JP3024279A JP2427991A JPH04264640A JP H04264640 A JPH04264640 A JP H04264640A JP 3024279 A JP3024279 A JP 3024279A JP 2427991 A JP2427991 A JP 2427991A JP H04264640 A JPH04264640 A JP H04264640A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- operand data
- signal
- instruction word
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- Prior art date
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置の緩衝記憶
装置に関し、特に命令語およびオペランドデータを格納
している情報処理装置の緩衝記憶装置に関する。
装置に関し、特に命令語およびオペランドデータを格納
している情報処理装置の緩衝記憶装置に関する。
【０００２】
【従来の技術】命令語およびオペランドデータを格納し
ている従来の情報処理装置の緩衝記憶装置は、命令語の
解析および処理を行う命令処理部から命令語またはオペ
ランドデータの読出し要求があった場合、その要求のあ
った命令語またはオペランドデータが緩衝記憶装置内に
記憶されているか否かを調べ、記憶されていないときは
、その命令語またはオペランドデータを含んでいるブロ
ックの読出し要求のみを主記憶部に対して発行し、記憶
されているときは、その命令語またはオペランドデータ
を命令処理部に対して転送している。
ている従来の情報処理装置の緩衝記憶装置は、命令語の
解析および処理を行う命令処理部から命令語またはオペ
ランドデータの読出し要求があった場合、その要求のあ
った命令語またはオペランドデータが緩衝記憶装置内に
記憶されているか否かを調べ、記憶されていないときは
、その命令語またはオペランドデータを含んでいるブロ
ックの読出し要求のみを主記憶部に対して発行し、記憶
されているときは、その命令語またはオペランドデータ
を命令処理部に対して転送している。
【０００３】
【発明が解決しようとする課題】上述したように、従来
の緩衝記憶装置は、命令処理部から命令語またはオペラ
ンドデータの読出し要求があった場合、その要求のあっ
た命令語またはオペランドデータが緩衝記憶装置内に記
憶されていないときのみ、その命令語またはオペランド
データを含んでいるブロックの読出し要求を主記憶部に
対して発行するようになっているため、主記憶部からブ
ロックが転送されてくる迄の間は、命令処理部に対する
命令語またはオペランドデータの供給が停止し、命令処
理部における命令の処理が中断されるという欠点を有し
ている。
の緩衝記憶装置は、命令処理部から命令語またはオペラ
ンドデータの読出し要求があった場合、その要求のあっ
た命令語またはオペランドデータが緩衝記憶装置内に記
憶されていないときのみ、その命令語またはオペランド
データを含んでいるブロックの読出し要求を主記憶部に
対して発行するようになっているため、主記憶部からブ
ロックが転送されてくる迄の間は、命令処理部に対する
命令語またはオペランドデータの供給が停止し、命令処
理部における命令の処理が中断されるという欠点を有し
ている。
【０００４】
【課題を解決するための手段】本発明の緩衝記憶装置は
、命令語の解析および処理を行う命令処理部と前記命令
語およびオペランドデータを格納する主記憶部とを有す
る情報処理装置の緩衝記憶装置であって、前記命令処理
部と前記主記憶部との間にあって前記主記憶部に格納さ
れている前記命令語および前記オペランドデータの一部
をブロック単位で記憶し、前記命令処理部から前記命令
語または前記オペランドデータの読出し要求があったと
きにそれが記憶されているか否かを調べ、記憶されてい
るときは前記命令語または前記オペランドデータを前記
命令処理部に転送すると共に、前記命令語または前記オ
ペランドデータがブロックの後方に位置するとき、前記
ブロックに連続する複数個のブロックの読出し要求を前
記主記憶部に対して発行するようにしたものである。
、命令語の解析および処理を行う命令処理部と前記命令
語およびオペランドデータを格納する主記憶部とを有す
る情報処理装置の緩衝記憶装置であって、前記命令処理
部と前記主記憶部との間にあって前記主記憶部に格納さ
れている前記命令語および前記オペランドデータの一部
をブロック単位で記憶し、前記命令処理部から前記命令
語または前記オペランドデータの読出し要求があったと
きにそれが記憶されているか否かを調べ、記憶されてい
るときは前記命令語または前記オペランドデータを前記
命令処理部に転送すると共に、前記命令語または前記オ
ペランドデータがブロックの後方に位置するとき、前記
ブロックに連続する複数個のブロックの読出し要求を前
記主記憶部に対して発行するようにしたものである。
【０００５】すなわち、本発明の緩衝記憶装置は、命令
語の解析および処理を行う命令処理部と前記命令語およ
びオペランドデータを格納する主記憶部とを有する情報
処理装置の前記命令処理部と前記主記憶部との間にある
緩衝記憶装置であって、前記命令処理部から読出し要求
があった命令語またはオペランドデータのアドレス情報
を格納するアドレスレジスタと、前記主記憶部に格納さ
れている前記命令語および前記オペランドデータの一部
をブロック単位で記憶している命令語・オペランド記憶
部と、前記命令語・オペランド記憶部に記憶している前
記命令語および前記オペランドデータのアドレスを記憶
し前記アドレスレジスタに格納した前記アドレス情報の
中位の数ビットを入力するアドレス記憶部と、前記アド
レスレジスタに格納した前記アドレス情報の下位の数ビ
ットを入力して固定値と比較する第一の比較器と、前記
アドレス記憶部の出力信号とアドレスレジスタからのア
ドレス情報の上位の数ビットとを比較する第二の比較器
と、前記第二の比較器からの信号によって前記命令語・
オペランド記憶部からの出力信号を前記命令処理部に送
るバッファと、前記第二の比較器の出力信号を反転して
出力するノット回路と、前記第二の比較器からの信号と
前記第一の比較器からの信号を入力するアンド回路と、
前記ノット回路の出力信号と前記アンド回路の出力信号
とを入力して前記主記憶部に対してブロックの読出しを
要求する信号を出力するオア回路と、前記アンド回路か
らの出力信号およびそれを反転させた信号と前記アドレ
スレジスタから送られてくる前記アドレス情報の上位の
数ビットとを入力して前記アドレス情報の上位の数ビッ
トを更新した信号を前記主記憶部に送出する加算器とを
備えている。
語の解析および処理を行う命令処理部と前記命令語およ
びオペランドデータを格納する主記憶部とを有する情報
処理装置の前記命令処理部と前記主記憶部との間にある
緩衝記憶装置であって、前記命令処理部から読出し要求
があった命令語またはオペランドデータのアドレス情報
を格納するアドレスレジスタと、前記主記憶部に格納さ
れている前記命令語および前記オペランドデータの一部
をブロック単位で記憶している命令語・オペランド記憶
部と、前記命令語・オペランド記憶部に記憶している前
記命令語および前記オペランドデータのアドレスを記憶
し前記アドレスレジスタに格納した前記アドレス情報の
中位の数ビットを入力するアドレス記憶部と、前記アド
レスレジスタに格納した前記アドレス情報の下位の数ビ
ットを入力して固定値と比較する第一の比較器と、前記
アドレス記憶部の出力信号とアドレスレジスタからのア
ドレス情報の上位の数ビットとを比較する第二の比較器
と、前記第二の比較器からの信号によって前記命令語・
オペランド記憶部からの出力信号を前記命令処理部に送
るバッファと、前記第二の比較器の出力信号を反転して
出力するノット回路と、前記第二の比較器からの信号と
前記第一の比較器からの信号を入力するアンド回路と、
前記ノット回路の出力信号と前記アンド回路の出力信号
とを入力して前記主記憶部に対してブロックの読出しを
要求する信号を出力するオア回路と、前記アンド回路か
らの出力信号およびそれを反転させた信号と前記アドレ
スレジスタから送られてくる前記アドレス情報の上位の
数ビットとを入力して前記アドレス情報の上位の数ビッ
トを更新した信号を前記主記憶部に送出する加算器とを
備えている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例を示すブロック図
である。
である。
【０００８】図１において、命令処理部（図示省略）か
ら読出し要求があった命令語またはオペランドデータの
アドレス情報はアドレスレジスタ１に格納され、アドレ
ス線１２および１３および１４を介して出力される。ア
ドレス情報の下位の数ビットは、アドレス線１２を介し
て比較器８に送られ、そこで固定値７と比較される。固
定値７は、ブロックの後方を示す値であり、比較器８は
、アドレス線１２を介して送られてきたアドレス情報の
下位の数ビットがこの固定値７よりも大きいときに後方
であるという信号を送出する。
ら読出し要求があった命令語またはオペランドデータの
アドレス情報はアドレスレジスタ１に格納され、アドレ
ス線１２および１３および１４を介して出力される。ア
ドレス情報の下位の数ビットは、アドレス線１２を介し
て比較器８に送られ、そこで固定値７と比較される。固
定値７は、ブロックの後方を示す値であり、比較器８は
、アドレス線１２を介して送られてきたアドレス情報の
下位の数ビットがこの固定値７よりも大きいときに後方
であるという信号を送出する。
【０００９】アドレス情報の中位の数ビットは、アドレ
ス線１３を介してアドレス記憶部２および命令語・オペ
ランド記憶部３を索引する。アドレス記憶部２の出力は
、比較器４においてアドレス線１４を介してアドレスレ
ジスタ１から送られてくるアドレス情報の上位の数ビッ
トと比較される。それらが一致したときは、命令処理部
から読出し要求があった命令語またはオペランドデータ
がこの緩衝記憶装置内に存在している。
ス線１３を介してアドレス記憶部２および命令語・オペ
ランド記憶部３を索引する。アドレス記憶部２の出力は
、比較器４においてアドレス線１４を介してアドレスレ
ジスタ１から送られてくるアドレス情報の上位の数ビッ
トと比較される。それらが一致したときは、命令処理部
から読出し要求があった命令語またはオペランドデータ
がこの緩衝記憶装置内に存在している。
【００１０】命令語・オペランド記憶部３からの出力は
バッファ５に送られ、比較器４からの一致信号によって
転送線１７を介して命令処理部に送られる。要求線１６
は、主記憶部に対するブロックの読出しを要求する信号
を伝達するが、この信号は、比較器４からの一致信号を
ノット回路９で反転した信号と、比較器４からの一致信
号および比較器８からの信号を入力するアンド回路１０
の出力とを入力するオア回路１１の出力信号であり、命
令処理部から読出し要求があった命令語またはオペラン
ドデータがこの緩衝記憶装置内に存在しないときか、ま
たは命令処理部から読出し要求があった命令語またはオ
ペランドデータがこの緩衝記憶装置内に存在するが、ブ
ロックの後方に位置しているときに出力される。
バッファ５に送られ、比較器４からの一致信号によって
転送線１７を介して命令処理部に送られる。要求線１６
は、主記憶部に対するブロックの読出しを要求する信号
を伝達するが、この信号は、比較器４からの一致信号を
ノット回路９で反転した信号と、比較器４からの一致信
号および比較器８からの信号を入力するアンド回路１０
の出力とを入力するオア回路１１の出力信号であり、命
令処理部から読出し要求があった命令語またはオペラン
ドデータがこの緩衝記憶装置内に存在しないときか、ま
たは命令処理部から読出し要求があった命令語またはオ
ペランドデータがこの緩衝記憶装置内に存在するが、ブ
ロックの後方に位置しているときに出力される。
【００１１】アンド回路１０の出力信号はまた、それを
反転させた信号と共に加算器６に送られる。加算器６は
、アドレス線１４を介して送られてくるアドレス情報の
上位の数ビットを更新する。このため、アンド回路１０
の出力信号を用いて、命令処理部から読出し要求があっ
た命令語またはオペランドデータがこの緩衝記憶装置内
に存在し、しかもそれがブロックの後方に位置している
ときは、命令処理部から読出し要求があったアドレス情
報に固定値を加算して次のブロックのアドレス情報を生
成してアドレス線１５を介して主記憶部（図示省略）に
送る。そうでないときは、“０”を加算することによっ
て命令処理部からのアドレス情報をそのままアドレス線
１５を介して主記憶部に転送する。
反転させた信号と共に加算器６に送られる。加算器６は
、アドレス線１４を介して送られてくるアドレス情報の
上位の数ビットを更新する。このため、アンド回路１０
の出力信号を用いて、命令処理部から読出し要求があっ
た命令語またはオペランドデータがこの緩衝記憶装置内
に存在し、しかもそれがブロックの後方に位置している
ときは、命令処理部から読出し要求があったアドレス情
報に固定値を加算して次のブロックのアドレス情報を生
成してアドレス線１５を介して主記憶部（図示省略）に
送る。そうでないときは、“０”を加算することによっ
て命令処理部からのアドレス情報をそのままアドレス線
１５を介して主記憶部に転送する。
【００１２】
【発明の効果】以上説明したように、本発明の緩衝記憶
装置は、ブロックの後方に位置する命令語またはオペラ
ンドデータの読出し要求があったとき、主記憶部に対し
て次のブロックの読出しを要求することにより、命令処
理部から読出し要求のある命令語またはオペランドデー
タを事前に緩衝記憶装置内に存在させておくことができ
るため、断絶することなく命令処理部に対して命令語ま
たはオペランドデータの供給を行うことができ、従って
命令処理部における命令の処理を連続して行うことがで
きるという効果がある。
装置は、ブロックの後方に位置する命令語またはオペラ
ンドデータの読出し要求があったとき、主記憶部に対し
て次のブロックの読出しを要求することにより、命令処
理部から読出し要求のある命令語またはオペランドデー
タを事前に緩衝記憶装置内に存在させておくことができ
るため、断絶することなく命令処理部に対して命令語ま
たはオペランドデータの供給を行うことができ、従って
命令処理部における命令の処理を連続して行うことがで
きるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ アドレスレジスタ
２ アドレス記憶部
３ 命令語・オペランド記憶部
４ 比較器
５ バッファ
６ 加算器
７ 固定値
８ 比較器
９ ノット回路
１０ アンド回路
１１ オア回路
１２ アドレス線
１３ アドレス線
１４ アドレス線
１５ アドレス線
１６ 要求線
１７ 転送線
１２ アドレス線
１３ 制御線
１４ 制御線
１５ 制御線
Claims (2)
- 【請求項１】 命令語の解析および処理を行う命令処
理部と前記命令語およびオペランドデータを格納する主
記憶部とを有する情報処理装置の緩衝記憶装置であって
、前記命令処理部と前記主記憶部との間にあって前記主
記憶部に格納されている前記命令語および前記オペラン
ドデータの一部をブロック単位で記憶し、前記命令処理
部から前記命令語または前記オペランドデータの読出し
要求があったときにそれが記憶されているか否かを調べ
、記憶されているときは前記命令語または前記オペラン
ドデータを前記命令処理部に転送すると共に、前記命令
語または前記オペランドデータがブロックの後方に位置
するとき、前記ブロックに連続する複数個のブロックの
読出し要求を前記主記憶部に対して発行することを特徴
とする緩衝記憶装置。 - 【請求項２】 命令語の解析および処理を行う命令処
理部と前記命令語およびオペランドデータを格納する主
記憶部とを有する情報処理装置の前記命令処理部と前記
主記憶部との間にある緩衝記憶装置であって、前記命令
処理部から読出し要求があった命令語またはオペランド
データのアドレス情報を格納するアドレスレジスタと、
前記主記憶部に格納されている前記命令語および前記オ
ペランドデータの一部をブロック単位で記憶している命
令語・オペランド記憶部と、前記命令語・オペランド記
憶部に記憶している前記命令語および前記オペランドデ
ータのアドレスを記憶し前記アドレスレジスタに格納し
た前記アドレス情報の中位の数ビットを入力するアドレ
ス記憶部と、前記アドレスレジスタに格納した前記アド
レス情報の下位の数ビットを入力して固定値と比較する
第一の比較器と、前記アドレス記憶部の出力信号とアド
レスレジスタからのアドレス情報の上位の数ビットとを
比較する第二の比較器と、前記第二の比較器からの信号
によって前記命令語・オペランド記憶部からの出力信号
を前記命令処理部に送るバッファと、前記第二の比較器
の出力信号を反転して出力するノット回路と、前記第二
の比較器からの信号と前記第一の比較器からの信号を入
力するアンド回路と、前記ノット回路の出力信号と前記
アンド回路の出力信号とを入力して前記主記憶部に対し
てブロックの読出しを要求する信号を出力するオア回路
と、前記アンド回路からの出力信号およびそれを反転さ
せた信号と前記アドレスレジスタから送られてくる前記
アドレス情報の上位の数ビットとを入力して前記アドレ
ス情報の上位の数ビットを更新した信号を前記主記憶部
に送出する加算器とを備えることを特徴とする緩衝記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024279A JPH04264640A (ja) | 1991-02-19 | 1991-02-19 | 緩衝記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024279A JPH04264640A (ja) | 1991-02-19 | 1991-02-19 | 緩衝記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264640A true JPH04264640A (ja) | 1992-09-21 |
Family
ID=12133757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024279A Pending JPH04264640A (ja) | 1991-02-19 | 1991-02-19 | 緩衝記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264640A (ja) |
-
1991
- 1991-02-19 JP JP3024279A patent/JPH04264640A/ja active Pending
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