JPS63123145A - バツフアメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に使用されるバッファメモリ装置
に関する。

〔従来の技術とその問題点〕

バッファメモリは主記憶の一部の情報を格納し、高速ア
クセスを可能にするために高速記憶素子で構成する記憶
部である。その動作は、プログラムの動的なメモリアク
セスの特性として、微小時間内にアクセス対象となるデ
ータおよび命令の格納領域が集中するという局所性に基
づいている。つまり、この特性を利用して繰り返しアク
セスされる可能性が高い情報をバッファメモリに格納し
高速にアクセスできるようにすることによって、主記憶
のみで構成される記憶装置に比べて実効的なアクセスが
速い記憶装置を実現することができる。

このバッファメモリの構成は、主記憶の一部の情報を格
納するためのデータアレイと、このデータアレイ中にア
クセス対象データが存在するか否かを判定する部分と、
この判定に基づいてデータアレイの出力を選択してバッ
ファメモリの出力にする選択部と、データアレイ内にデ
ータが存在しないと判定されると主記憶からデータアレ
イへのデータ転送を制御する制御部とで構成される。こ
のような構成のバッファメモリにおいて、最も処理時間
を必要とする回路の経路（クリティカルパス）は、多く
の場合、主記憶へのアクセスアドレス情報からデータの
存在を判定する部分、さらに選択部を通る経路である。

特にデータの存在を判定する部分は、データアレイと同
様の記憶素子へのアクセスと、そのアクセス結果とアド
レス情報との比較処理と、比較結果に基づいたデータア
レイ出力選択用の制御信号生成が必要である。

バッファメモリのアクセス時間とデータ処理を行うプロ
セッサでのサイクルタイムとは同程度になることが多い
。この結果、プロセッサではバッファメモリから読み出
したデータを一旦プロセソサ内のレジスタに格納して、
次のマシンサイクル以降にそのデータをプロセッサで処
理する。

一方、頻繁に処理対象となるデータについて上記バッフ
ァメモリよりも速くアクセス可能にしてプロセッサ内で
の処理を高速にする例としてスタックメモリをプロセッ
サ内のハードウェアスタックで実現する方式がある。し
かし、このようにプロセッサ内で特定のハードウェアを
導入することはハードウェア量の増大が著しい。また、
ハードウェアスタックの例では、ハードウェアスタック
用の高速記憶素子と共にこのスタック内データの管理お
よび主記憶とスタックとの間のデータ転送管理に必要な
制御回路の量が多い。このハードウェア量の増加は装置
コストの上昇、設計／検査の長期化を伴う。

本発明の目的は、このような従来の問題点を除去せしめ
て、バッファメモリの機能として特定のデータアクセス
指定に対して、従来のバッファメモリでのデータアクセ
スよりも速くアクセスできるようにして、プロセッサ内
に高速記憶素子を実装することによって処理効率を向上
させる方式と同程度の処理効率向上を図るバッファメモ
リ装置を提供することにある。

〔問題点を解決するための手段〕

本発明は、主記憶に格納されているデータの一部を複数
のカラムに分けて格納する高速小容量のデータアレイと
、このデータアレイ内の各カラムに対応したアドレス情
報を保持するアドレスアレイとを有するバッファメモリ
を備え、主記憶をアクセスするためのアドレス情報に基
づき前記アドレスアレイを参照してアクセス対象データ
が前記データアレイに存在するか否かを判定し、存在し
ていれば前記データアレイ内のカラムを特定することに
より前記データアレイ内のデータをアクセス可能にする
バッファメモリ装置において、前記アドレスアレイによ
る判定に依存することなく前記データアレイ内のカラム
を特定するカラム指定アクセス信号によって前記データ
アレイ内の対応ブロックから出力されるデータをバッフ
ァメモリ装置からの出力データとして選択する手段と、 主記憶アクセス用のアドレス情報によって前記アドレス
アレイを参照した結果、前記データアレイ内に対応デー
タが存在しないことが前記カラム指定アクセス信号が出
力されているときに判明すると、前記主記憶からカラム
指定アクセス信号によって指定されたカラムへ対応デー
タを格納するバッファ制御手段とを備え、 前記カラム指定アクセス信号によって指定された前記デ
ータアレイ内カラムからデータを選択することを特徴と
する。

〔作用〕

本発明は上述の手段により、従来技術の問題点を解決し
た。

本発明によればバッファメモリ装置のデータアレイ内の
カラムを指定する信号が外部から与えられると、アドレ
スアレイを利用した格納カラム検出結果を待たず、デー
タアレイ内の指定カラムからの出力をバッファメモリ装
置の出力として選択することによって、バッファメモリ
装置からの高速アクセスを実現する。この結果、バッフ
ァメモリ装置からデータを受けるプロセッサではカラム
指定を行った場合には、バッファメモリ装置から出力さ
れたデータを一旦、レジスタに格納することなく、デー
タ操作対象にすることができるなどプロセッサ側での処
理効率を向上させることができる。

本発明における高速なアクセスは、外部から与えられる
カラム指定信号が高速に与えられる場合、あるいはアク
セス開始前に与えられている場合に有効である。つまり
、アドレスアレイへのアクセスを伴う従来のバッファメ
モリ装置におけるアクセスよりも高速なアクセスを実現
できる。

〔実施例〕

以下、本発明の一実施例を図面を用いて詳細に説明する
。

第１図は本発明のバッファメモリ装置の一実施例を示す
ブロック図である。図中、１０はデータを格納する主記
憶、１２は主記憶およびバッファメモリをアクセスする
ためのアドレス情報を格納するアドレスレジスタである
。アドレスレジスタ１２に格納される情報は、ローアド
レス、カラムアドレスおよびブロック内での位置を示す
ブロックアドレス情報に分けられる。

バッファメモリ装置は、主記憶１０に存在するデータの
一部を２つのカラムに格納し、複数ブロックで構成され
るデータアレイ５０と、データアレイ５０の２つのカラ
ム（カラム１とカラム２）と各ブロックに対応してアド
レスレジスタ１２のローアドレスのフィールドに現れた
情報を保持し、カラムアドレスをアドレスとしてアクセ
スされるアドレスアレイ５１と、アドレスレジスタ１２
のカラムアドレスによって読み出されるアドレスアレイ
５１中のローアドレス情報とアドレスレジスタ１２のロ
ーアドレスとを比較して一致するか否かをカラム１とカ
ラム２について検出する一致回路５２．５３と、データ
アレイ５０のカラム１とカラム２の出力の１つを選択す
る選択回路５４と、バッファメモリ装置外のプロセッサ
から送られるカラム指定アクセス信号Ｓと一致回路５２
．５３の出力情報を入力して選択回路５４で選択するカ
ラムを指定する選択制御回路５５と、データアレイ５０
にアクセス対象データが存在しないときにカラム指定ア
クセス信号Ｓと一致回路５２．５３の情報を入力して主
記憶１０からデータアレイ５０へのデータ転送を制御す
るバッファ制御部１７とで構成する。

次に本実施例の動作を説明する。外部のプロセッサから
データアレイ５０のカラム１をアクセスすることを指定
するカラムアクセス命令が出され、アクセス対象アドレ
スがアドレスレジスタ１２に格納される。このアドレス
はローアドレス、カラムアドレス、ブロックアドレスの
順に１４．４．１１　　”であるものとする。カラムア
クセス命令により、カラム指定アクセス信号Ｓがアクテ
ィブになり、選択制御回路５５では一致回路５２．５３
の出力に依存せずに、データアレイ５０のカラム１出力
を選択回路５４で選択するよう選択回路５４への指示信
号を出力する。データアレイ５０では、アドレスレジス
タ１２のカラムアドレス、ブロックアドレス”４．１１
　　”をアドレスとして入力することによりカラム１゜
カラム２からそれぞれ選択回路５４へ対応データを出力
する。選択回路５４では選択制御回路５５からカラム１
を選択するように指示する信号を受けて、データアレイ
５０のカラム１出力を選択回路５４の出力として選択す
る。

選択回路５４から出力されたデータがデータアレイ５０
に実在したか否かを検査するために、アドレスアレイ５
１の内容を一致回路５２で検査する。

以下においてデータアレイ５０にアドレスレジスタ１２
のアドレスに対応するデータが存在する場合を説明する
。第２図にアドレスアレイ５１の状態を図示する。アド
レスレジスタ１２のカラムアドレス′４″でアドレスさ
れるアドレスアレイ５１のカラムｌにはローアドレスの
値“１４″が格納され、対応するデータアレイ５０のカ
ラム１のブロックが有効であることを示す有効フラグが
１”にセントされている。さらにこのブロックに書込み
が行われたことを示す書込みフラグが“１”にセントさ
れている。このアドレスアレイ５１にアドレスレジスタ
１２のカラムアドレス″４″を入力することによってロ
ーアドレス“１４”をカラム１から出力し一致回路５２
でアドレスレジスタ１２のローアドレス“１４”とを比
較することによって一致を検出する。

さらに有効フラグも“１”であることから、データアレ
イ５０の対応ブロックが有効であることをバッファ制御
部１７に通知することにより、選択回路５４の出力がバ
ッファメモリの出力として有効であると判定する。この
結果、カラムアクセス命令によるバッファメモリとして
の処理を完了する。

次に、データアレイ５０にアドレスレジスタ１２のアド
レスに対応するデータが存在しない場合について説明す
る。この場合には、アドレスアレイ５１のカラム１の４
”番地には１４”以外の値が入っている場合あるいは有
効フラグが“０″となっている場合がある。前者の場合
には一致回路５２で不一致が検出され、バッファ制御部
１７に通知する。

有効フラグが“０”である場合にもバッファ制御部１７
に通知する。いずれの場合においても、選択回路５４か
ら出力されるデータはカラムアクセス命令によって要求
されたデータではない。バッファ制御部１７はカラムア
クセス命令によって要求されたデータを含むブロックを
、アドレスレジスタ１２のカラムアドレスで指示される
データアレイ５０のカラム１の位置に主記憶１０より転
送する。この操作と共にアドレスアレイ５１のカラム１
の“４”番地の内容を有効フラグをして“１”、ローア
ドレス値として“１４″に変える。このカラム１の“４
”番地の書込みフラグは、外部のプロセッサから書き込
まれるまでは０″にしておく必要があるので０″にする
。この結果、データアレイ５０にアドレスレジスタ１２
のアドレスに対応するデータが存在する場合と同一にな
り、選択回路５４の出力はカラムアクセス命令によって
要求されるデータとなる。

カラム指定アクセス信号Ｓがアクティブでない場合、選
択制御回路５５では、一致回路５２．５３から一致信号
が出力されているカラムを選択するように選択回路５４
へ制御信号を送る。例えばカラム指定アクセス信号Ｓが
アクティブでない状態で、アドレスレジスタ１２に格納
されている“１４．４．１１　　”のアドレスを参照す
る。このときのアドレスアレイ５１が第２図の状態であ
れば、一致回路５２への２人力共に“１４”となり一致
が検出され、さらに有効フラグが１”であるのでカラム
１を選択するように選択回路５４へ指示する。

〔発明の効果〕

本発明によれば主記憶データの一部を高速記憶に格納し
て高速なアクセスを可能にする通常キャッシュと呼ばれ
るバッファメモリ装置において、バッファメモリ装置の
外部からバッファメモリ装置内のデータアレイのカラム
番号を指定する信号を受けることによって、さらに高速
なアクセスを可能にする。この結果、バッファメモリ装
置からデータを受けるプロセッサなどの外部装置へ高速
にデータを送ることができるので、外部装置での処理効
率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
ある時点におけるアドレスアレイの状態を示す図である
。 １０・・・・・主記憶 １２・・・・・アドレスレジスタ １７・・・・・バッファ制御部 ５０・・・・・データアレイ ５１・・・・・アドレスアレイ ５２、５３・・・一致回路 ５４・・・・・選択回路 ５５・・・・・選択制御回路

Claims (1)

【特許請求の範囲】
1. （１）主記憶に格納されているデータの一部を複数のカ
   ラムに分けて格納する高速小容量のデータアレイと、こ
   のデータアレイ内の各カラムに対応したアドレス情報を
   保持するアドレスアレイとを有するバッファメモリを備
   え、主記憶をアクセスするためのアドレス情報に基づき
   前記アドレスアレイを参照してアクセス対象データが前
   記データアレイに存在するか否かを判定し、存在してい
   れば前記データアレイ内のカラムを特定することにより
   前記データアレイ内のデータをアクセス可能にするバッ
   ファメモリ装置において、 前記アドレスアレイによる判定に依存することなく前記
   データアレイ内のカラムを特定するカラム指定アクセス
   信号によって前記データアレイ内の対応ブロックから出
   力されるデータをバッファメモリ装置からの出力データ
   として選択する手段と、 主記憶アクセス用のアドレス情報によって前記アドレス
   アレイを参照した結果、前記データアレイ内に対応デー
   タが存在しないことが前記カラム指定アクセス信号が出
   力されているときに判明すると、前記主記憶からカラム
   指定アクセス信号によって指定されたカラムへ対応デー
   タを格納するバッファ制御手段とを備え、 前記カラム指定アクセス信号によって指定された前記デ
   ータアレイ内カラムからデータを選択することを特徴と
   するバッファメモリ装置。