JPH01126745A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理システムに関し、特にキャッシュ記憶
を含む情報処理システムに関するものである。

従来技術 従来、この種の情報処理システムでは、全ての主記憶へ
の書込みでキャッシュ一致処理要求をしている。すなわ
ち、ある情報処理装置が書込み要求をシステム制御装置
に発行すると、システム制御装置はその書込みアドレス
を他の情報処理装置に送り、情報処理装置内キャッシュ
のアドレスアレイを参照して書込み対象となったデータ
がキャッシュに格納されているかどうかを調べ、格納さ
れているとき、このデータを無効化している。

上述した従来の情報処理装置において、第３図の様なシ
ステム内の他の情報処理装置が専用処理装置であり、高
速な主記憶アクセスを必要としているため主記憶の一部
が高速アクセス可能となっている場合、従来の情報処理
装置に対して送出されるキャッシュ一致処理が高頻度と
なるので、正しくキャッシュ一致処理をしようとすると
待合せを必要とすることになり、この結果高速な主記憶
動作を必要とする専用処理装置の動作が妨げられ性能が
低下する欠点がある。

発明の目的 そこで、本発明はこの様な従来のものの欠点を解消すべ
くなされたものであって、その目的とするところは、主
記憶への書込み処理毎にキャッシュ一致処理を行う必要
がなく、ソフトウェアによって必要なときにキャッシュ
一致処理を行うことができるようにした情報処理システ
ムを提供することにある。

発明の構成 本発明によれば、第１及び第２の情報処理装置と、前記
第１及び第２の情報処理装置の各々に夫夫対応してアド
レス空間が割当てられた第１及び第２の使用領域を有す
る主記憶と、前記第１及び第２の使用領域に相当する各
アドレス空間を予め記憶する使用領域格納手段と、キャ
ッシュ記憶と、前記キャッシュ記憶に対応して設けられ
た有効ビット部を有するキャッシュアドレスアレイと、
前記キャッシュアドレスアレイの各エントリに夫々対応
するエン）　ＩＪから構成される第１及び第２の保存手
段と、前記第１及び第２の保存手段の一方を選択してそ
のエントリを全てクリアするクリア手段と、前記第１及
び第２の保存手段の他方を選択して前記キャッシュ記憶
及び前記主記憶へのアクセスアドレスに対応するエント
リに有効ビットを保存する有効ビット書込み手段と、前
記キャッシュ記憶へのデータの登録指示に応答して、前
記使用領域格納手段の内容を参照して当該登録時のアク
セスアドレスがいずれの使用領域に属するか判定し、前
記第１の使用領域に属するときには前記有効ビット書込
み手段をして前記第１の保存手段を選択せしめ、前記第
２の使用領域に属するときには前記アドレスアレイの前
記有効ビット部の対応エントリを有効とする手段と、前
記キャッシュ記憶からの読出し指示に応答して、前記第
１及び第２の保存手段の有効ビット、更には前記アドレ
スアレイの有効ビットを用いて前記キャッシュ記憶に所
定データが格納されているかどうかを判定する手段と、
外部からのキャッシュクリア要求に応答して、前記クリ
ア手段の選択状態を反転制御すると共に、前記有効ビッ
ト書込み手段の選択状態をも反転制御する手段とを含む
ことを特徴とする情報処理システムが得られる。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。図
において、１０は要求元からの主記憶アクセスアドレス
を保持するアドレスレジスタ、１１は従来知られている
方法で設定可能なメモリであシ、主記憶をある大きさで
区分し情報処理装置内の主記憶空間と実主記憶空間の対
応付けを行う情報とともに、主記憶の専ら専用処理装置
２によってアクセスされる領域と他の領域とのどちらで
あるかを示す情報を含んでいる。

１３はキャッシュ制御回路である。１４．１５はアドレ
スアレイ、１６，１７は１４，１５のアドレスアレイと
共にデータアレイ　（図示せず）内に要求されたデータ
が存在するかどうかを調べるだめに使用されるアドレス
アレイ比較回路、１８は第１ｔ−たけ第２の保存手段を
クリアするために使用されるアドレスカウンタ、１９は
第１の保存手段のエントリを指定するアドレスを切替え
る第１の切替回路、２０は第２の保存手段のエントリを
指定するアドレスを切替える第２の切替回路である。ア
ドレスアレイ１，２は夫々各エントリに対応した有効ビ
ット部１４ａ、１５ａを有している。

２１は第１のコンパートメントの第１の保存手段、２２
は第１のコンパートメントの第２の保存手段、２３は第
２のコンパートメントの第１の保存手段、２４は第２の
コンパートメントの第２の保存手段である。尚、キャッ
シュは第１及び第２のコンパートメントからなっている
ものとする。

次に本発明の実施例の動作について詳細に説明する。先
ず、要求元からの主記憶アクセスアドレスが要求信号１
００と共にアドレス線１０１を介して送出され、アドレ
スレジスタ１０にセットされる。アドレスレジスタ１０
の出力の下位部分は本実施例ではキャッシュは、２コン
パートメントで構成されているため２つのアドレスアレ
イ１４゜１５とデータアレイ（図示せず）にアドレス線
１０２を介して接続されている。さらに、アドレスレジ
スタ１０の上位部分はアドレス線１０４を介しアドレス
アレイ比較回路１６．ｊ７の１つの入力に接続される。

アドレスアレイ比較回路１６゜１７の他の入力には夫々
２つのアドレスアレイ１４．１５のアドレス線１０２で
指定されたエントリの読出しデータが接続される。アド
レスアレイ比較回路１６．１７の夫々の出力は要求され
た主記憶情報がデータアレイに含まれているかどうかを
示す信号であシ、夫々信号線１０５，１０６を介しキャ
ッシュ制御回路１３に入力されるＯ一方、アドレスレジ
スタ１０の上位部分はまたアドレス線１０３を介しアド
レス変換回路１１のアドレス入力に接続されている。ア
ドレス変換回路１１に送られているアドレスレジスタ１
０からのアドレス情報はアドレスアレイ比較回路１６．
１７に送られているアドレス情報とは異なシ、更に上位
部分のみである。

アドレス変換回路１１はメモリで構成されておシ、その
内容は主記憶をある大きさで区分したときの情報処理装
置内の主記憶空間と実主記憶空間の対応付けを区分毎に
示すための情報（第２図にこの対応付けの一例を示す）
と、実主記憶空間の専ら専用処理装置で使用される領域
か否かを示す情報とからなり、これ等情報は従来知られ
ている方法で予じめ設定されている。

アドレス変換回路１１でのアドレス変換結果（アドレス
５１０７）はアドレスレジスタ１０の出力の下位部分（
アドレス線１１７）と連結されシステム制御装置にアド
レス線１１９を介し主記憶アクセス時のアドレス情報と
して送出される。

一方、実主記憶空間の専ら専用処理装置で使用される領
域か否かを示す情報は信号線１０８を介しキャッシュ制
御回路１３に入力される。

キャッシュ制御回路１３では、キャッシュに新たにデー
タを登録するとき信号線１０８を介して入力される情報
が専ら専用処理装置で使用される領域をアクセスするこ
とを示しているとき、アドレスアレイ１４または１５　
（従来知られている方法によシ登録するコンパートメン
トが決定される）に対応するコンパートメントの第１の
保存手段２１または２３あるいは第２の保存手段２２ま
たは２４に、後記するキャッシュ制御回路１３からの情
報を信号線１１４または１１５を介し送出し格納する。

第１の保存手段２１または２３と第２の保存手段２２ま
たは２４のいずれを使用するかはキャッシュ制御回路１
３内のフリップフロップ（図示せず）の値によって決定
される。このフリップフロップの値は信号線１０９を介
して第１の切替回路と反転回路２５に接続され、さらに
反転回路２５の出力は信号線１１０を介して第２の切替
回路２０に接続されている。これらはいずれも２人力あ
るいはアドレス線の〜・ずれを選択するか決定する切替
信号として使用される。第１の切替回路１９の第１の入
力と第２の切替回路２０の第２の入力とには、アドレス
レジスタ１０の下位部分がアドレス線１０２を介して接
続されている。まだ、第１の切替回路１９の第２の入力
と第２の切替回路２０の第１の入力とにはアドレスカウ
ンタ１８がアドレス線１１１を介して接続されている。

即ち、前記したフリップフロップの値が１であるとき、
第１の切替回路１９の出力１１２はアドレスカウンタ１
８のアドレス情報を選択し、第２の切替回路２０の出力
１１３はアドレスレジスタ１０のアドレス情報を選択す
る。フリップフロップの値がＯであるときはこの逆とな
る。

キャッシュに新たにデータを登録するときには、フリッ
プフロップの値が１であれば第２の保存手段、０であれ
ば第１の保存手段を使用（このとき使用される第１また
は第２の保存手段の二ンドリアドレスはアドレスレジス
タ１０の下位部分となる）することになる。また、この
とき書込みデータはキャッシュ制御回路１３から１１４
または１１５を介して論理値１　（専ら専用処理装置で
使用される主記憶の情報が有効にキャッシュ内に格納さ
れていることを示す）が第１または第２の保存手段２１
，２２，２３，２４に送出される。

以上がキャッシュに新たに専ら専用処理装置で使用され
る領域をロードする場合の動作である。

キャッシュに新たに専ら専用処理装置で使用される領域
以外をロードする場合はアドレスアレイ１４または１５
内の有効ビットをセットする。すなわち有効ビットはコ
ンパートメント対応に３種あシ、その内２種（前記した
第１の保存手段及び第２の保存手段に対応）は専ら専用
処理装置で使用される領域に対応し、他の１種はそれ以
外に対応する。

この後、専用処理装置の処理の切れ目で専用処理装置か
ら処理装置間通信によシ選択的キャッシュクリア要求が
信号線１１６を介してキャッシュ制御回路１３に入力さ
れると、キャッシュ制御回路１３は選択的キャッシュク
リア動作を開始する。

即ち、前記したフリップフロップの値を反転スる。

これは現用する保存手段を交換するためである。

現用でない保存手段２１．２３または２２．２４はアド
レスカウンタ１８によシ十１ずつ加算しながら既に無効
化（０を書込む）されているので、フリップフロップの
値を反転することによシ、全エントリが全て無効化済み
の保存手段が現用として選択されて瞬時に専ら専用処理
装置で使用される領域のキャッシュ内の取込み情報を全
てクリアできることになるのである。

キャッシュから読出すときには、コンパートメント対応
に３種ある有効ビットを調ベキャッシュ内に所定データ
が存在するか否かが決定される。

即ち、第１の保存手段及び第２の保存手段のうち現用の
ものを選択し、アドレスアレイ内の有効ビットと論理和
をとる方法と、アドレス変換回路からの実主記憶空間の
専ら専用処理装置で使用される領域か否かを示す情報に
よシ、第１の保存手段及び第２の保存手段のうち現用の
ものとアドレスアレイ内の有効ビットとを切替える方法
とがある。

発明の詳細 な説明した如く、本発明によれば、主記憶内アドレス空
間を分割し、専ら専用処理装置で使用される高速アクセ
ス可能なアドレス空間か否かを示す情報を予め格納して
おき、要求元からのアクセスアドレスがこの高速アクセ
ス可能なアドレス空間に属するときには、キャッシュア
ドレスアレイの各登録エントリに夫々対応して設けられ
た第１及び第２の保存手段の一方を現用としてこれに有
効ビットを登録し、外部よシ必要に応じて発生されるソ
フトウェアによる選択的キャッシュクリア要求時に、第
１及び第２の保存手段の現用を切替え、今まで現用だっ
た保存手段の全エントリ（有効ビット）をクリアするよ
うにしているので、専用処理装置の書込み要求時に、毎
回キャッシュクリア処理を行う必要がなくなるという効
果がある。そのために、ソフトウェアによシ必要に応じ
て選択的キャッシュクリア要求を生成すれば良く、この
要求発生時には既にキャッシュクリアが済んでいるので
、キャッシュクリアによる待合せはなくなシ、性能向上
が可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は情報処
理装置の主記憶アドレス空間と実主記憶アドレス空間と
の対応関係を示す図、第３図は本発明に適用されるシス
テム構成図である。 主要部分の符号の説明 １・・・情報処理装置　　２・・・専用処理装置５．６
・・・主記憶装置　１１・・・アドレス変換回路１３・
・・キャッシュ制御回路 １４．１５・・・アドレスアレイ １８・・・アドレスカウンタ １９・・・有効ビット書込み手段 ２０・・・クリア手段 ２１〜２４・・・保存手段

Claims (1)

【特許請求の範囲】
1. 第１及び第２の情報処理装置と、前記第１及び第２の情
   報処理装置の各々に夫々対応してアドレス空間が割当て
   られた第１及び第２の使用領域を有する主記憶と、前記
   第１及び第２の使用領域に相当する各アドレス空間を予
   め記憶する使用領域格納手段と、キャッシュ記憶と、前
   記キャッシュ記憶に対応して設けられた有効ビット部を
   有するキャッシュアドレスアレイと、前記キャッシュア
   ドレンアレイの各エントリに夫々対応するエントリから
   構成される第１及び第２の保存手段と、前記第１及び第
   ２の保存手段の一方を選択してそのエントリを全てクリ
   アするクリア手段と、前記第１及び第２の保存手段の他
   方を選択して前記キャッシュ記憶及び前記主記憶へのア
   クセスアドレスに対応するエントリに有効ビットを保存
   する有効ビット書込み手段と、前記キャッシュ記憶への
   データの登録指示に応答して、前記使用領域格納手段の
   内容を参照して当該登録時のアクセスアドレスがいずれ
   の使用領域に属するか判定し、前記第１の使用領域に属
   するときには前記有効ビット書込み手段をして前記第１
   の保存手段を選択せしめ、前記第２の使用領域に属する
   ときには前記アドレスアレイの前記有効ビット部の対応
   エントリを有効とする手段と、前記キャッシュ記憶から
   の読出し指示に応答して、前記第１及び第２の保存手段
   の有効ビット、更には前記アドレスアレイの有効ビット
   を用いて前記キャッシュ記憶に所定データが格納されて
   いるかどうかを判定する手段と、外部からのキャッシュ
   クリア要求に応答して、前記クリア手段の選択状態を反
   転制御すると共に、前記有効ビット書込み手段の選択状
   態をも反転制御する手段とを含むことを特徴とする情報
   処理システム。