JPS61260344A - 入出力処理装置 - Google Patents
入出力処理装置Info
- Publication number
- JPS61260344A JPS61260344A JP10245885A JP10245885A JPS61260344A JP S61260344 A JPS61260344 A JP S61260344A JP 10245885 A JP10245885 A JP 10245885A JP 10245885 A JP10245885 A JP 10245885A JP S61260344 A JPS61260344 A JP S61260344A
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- Japan
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- buffer memory
- control information
- register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、制御情報を記憶するバッファメモリを備えた
入出力処理装置に関し、特にそのバッファメモリのアド
レス情報の生成に関する。
入出力処理装置に関し、特にそのバッファメモリのアド
レス情報の生成に関する。
（従来の技術）
従来、この種のバッファメモリを備えた入出力処理装置
においては、バッファメモリの構成は入出力処理装置の
物理的な構成に依存していた。
においては、バッファメモリの構成は入出力処理装置の
物理的な構成に依存していた。
すなわち、この種のバッファメモリでは入出力装置に対
応した制御情報を入出力装置ごとに各エントリに格納し
、必要に応じて上記制御情報を読出して利用するように
構成されていた。したがって、それぞれのエントリに格
納された制御情報と対応する入出力装置の番号とは、入
出力処理装置の物理的な構成によシー義的に決定されて
いた。 。
応した制御情報を入出力装置ごとに各エントリに格納し
、必要に応じて上記制御情報を読出して利用するように
構成されていた。したがって、それぞれのエントリに格
納された制御情報と対応する入出力装置の番号とは、入
出力処理装置の物理的な構成によシー義的に決定されて
いた。 。
例えば、上記エン） ＩＪを入出力処理装置と入出力装
置との物理的なインターフェースに対応して設け、それ
ぞれのエントリには上記インターフ工−スによりデータ
転送中の入出力装置の制御情報を格納する方式が一般的
に採用されてきた。
置との物理的なインターフェースに対応して設け、それ
ぞれのエントリには上記インターフ工−スによりデータ
転送中の入出力装置の制御情報を格納する方式が一般的
に採用されてきた。
マタ、この種のバッファメモリは一般に主記憶に比べて
高価であり、通常、そのエントリの数は入出力処理装置
が関与する入出力装置の数に比べて少なかった。
高価であり、通常、そのエントリの数は入出力処理装置
が関与する入出力装置の数に比べて少なかった。
このため、従来の入出力処理装置ではバッファメモリの
各エントリが複数の入出力装置によシ時分割して共同さ
れていた。
各エントリが複数の入出力装置によシ時分割して共同さ
れていた。
このような場合、バッファメモリの上記エントリは制御
の対象となる入出力装置が置換される都度、主記憶より
必要な制御情報をロードして使用されることになり、多
数の入出力装置と対応付けられたバッファメモリのエン
トリでは繁雑に制御情報を入替える必要があった。
の対象となる入出力装置が置換される都度、主記憶より
必要な制御情報をロードして使用されることになり、多
数の入出力装置と対応付けられたバッファメモリのエン
トリでは繁雑に制御情報を入替える必要があった。
（発明が解決しようとする問題点）
したがって、入出力処理装置に対して目的とする転送動
作の他の動作を課すことになシ、このためにオーバーヘ
ッドが増大して装置の性能を低下させる要因となってい
た。
作の他の動作を課すことになシ、このためにオーバーヘ
ッドが増大して装置の性能を低下させる要因となってい
た。
本発明の目的は、主記憶の内部に主記憶へ格納された入
出力装置ごとの制御情報に対応して、それぞれアドレス
領域を設け、主記憶からバッファメモリへ入出力装置ご
との制御情報をロードする際、バッファメモリの格納ア
ドレスを上記アドレス領域へ格納することによって上記
欠点を除去し、オーバーヘッドを増大させることがない
ように構成した入出力処理装置を提供することにある。
出力装置ごとの制御情報に対応して、それぞれアドレス
領域を設け、主記憶からバッファメモリへ入出力装置ご
との制御情報をロードする際、バッファメモリの格納ア
ドレスを上記アドレス領域へ格納することによって上記
欠点を除去し、オーバーヘッドを増大させることがない
ように構成した入出力処理装置を提供することにある。
（問題点を解決するための手段）
本発明による入出力処理装置は、転送回路と、第１のレ
ジスタと、バッファメモリと、第２のレジスタとを具備
して構成したものである。
ジスタと、バッファメモリと、第２のレジスタとを具備
して構成したものである。
転送回路は、主記憶と複数の入出力装置との間でデータ
を転送するためのものである。
を転送するためのものである。
第１のレジスタは、転送を実行すべき特定の入出力装置
の番号を保持するためのものである。
の番号を保持するためのものである。
バックアメモリは、複数の入出力装置の台数以下の複数
個のエン） ＩＪを有し、複数の入出力装置にそれぞれ
対応して主記憶に格納された制御情報のうちで、上記エ
ントリの個数に等しい数の制御情報を格納するためのも
のである。
個のエン） ＩＪを有し、複数の入出力装置にそれぞれ
対応して主記憶に格納された制御情報のうちで、上記エ
ントリの個数に等しい数の制御情報を格納するためのも
のである。
第２のレジスタは、バッファメモリの特定エントリの番
号を保持するためのものである。
号を保持するためのものである。
上記において本発明は、主記憶の内部に制御情報のそれ
ぞれに対応したバッファメモリのアドレス情報を格納す
るアドレス領域を設け、主記憶からバッファメモリへ制
御情報をロードする際に、バッファメモリの格納アドレ
スをアドレス領域へ格納することができるように構成し
たものである。
ぞれに対応したバッファメモリのアドレス情報を格納す
るアドレス領域を設け、主記憶からバッファメモリへ制
御情報をロードする際に、バッファメモリの格納アドレ
スをアドレス領域へ格納することができるように構成し
たものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による入出力処理装置の一実施例を示
すブロック図である。第１図において、１．２はそれぞ
れ第１および第ｎの入出力装置、１０は主記憶、２０は
入出力処理装置、３０は転送回路、４０．５０はそれぞ
れ第１および第２のレジスタ、６０はバックアメモリで
ある。
すブロック図である。第１図において、１．２はそれぞ
れ第１および第ｎの入出力装置、１０は主記憶、２０は
入出力処理装置、３０は転送回路、４０．５０はそれぞ
れ第１および第２のレジスタ、６０はバックアメモリで
ある。
第１図において、主記憶１０は第１〜第ｎの入出力装置
１．２から転送されたデータおよびプログラムを保持す
るとともに、第１〜第ｎの入出力装置１，２に対応した
ｎ個の制御情報１〜ｎ、およびアドレス情報１〜ｎを保
持する。入出力処理装置２０は、主記憶１０と第１〜第
ｎの入出力装置１，２との間でデータを転送するための
転送回路ｓＯと、転送動作を実行すべき入出力装置の番
号を保持するための第１のレジスタ４０と、ｍ個（ｍく
ｎ）のエンドＩＪを有し、それぞれ主記憶に格納された
制御情報１〜ｎのうちの最大ｍ個の制御情報を格納する
ためのバッファメモリＳＯと、バッファメモリ６０のエ
ントリの番号を保持するための第２のレジスタ５０とに
よシ構成される。
１．２から転送されたデータおよびプログラムを保持す
るとともに、第１〜第ｎの入出力装置１，２に対応した
ｎ個の制御情報１〜ｎ、およびアドレス情報１〜ｎを保
持する。入出力処理装置２０は、主記憶１０と第１〜第
ｎの入出力装置１，２との間でデータを転送するための
転送回路ｓＯと、転送動作を実行すべき入出力装置の番
号を保持するための第１のレジスタ４０と、ｍ個（ｍく
ｎ）のエンドＩＪを有し、それぞれ主記憶に格納された
制御情報１〜ｎのうちの最大ｍ個の制御情報を格納する
ためのバッファメモリＳＯと、バッファメモリ６０のエ
ントリの番号を保持するための第２のレジスタ５０とに
よシ構成される。
本実施例において、転送回路３０による主記憶１０と第
１−第ｎの入出力装置１．２のうちの一つとの間のデー
タ転送は、バッファメモリ６Ｇに格納された制御情報の
うち、対象となる入出力装置に対応するエントリのもの
を用いて実施される。
１−第ｎの入出力装置１．２のうちの一つとの間のデー
タ転送は、バッファメモリ６Ｇに格納された制御情報の
うち、対象となる入出力装置に対応するエントリのもの
を用いて実施される。
ここで、バッファメモリ６０に格納された制御情報は第
２図に示すように実行管理される。すなわち、主記憶１
０に格納された制御情報のうち、転送回路３０で用いら
れるエントリは、その内容をバッファメモリ６０に読込
まれて利用される。
２図に示すように実行管理される。すなわち、主記憶１
０に格納された制御情報のうち、転送回路３０で用いら
れるエントリは、その内容をバッファメモリ６０に読込
まれて利用される。
その際、主記憶１０のアドレス情報領域にはバッファメ
モリ６０の書込みエントリ番号が格納される。この後、
再度、同じ入出力装置に対応した制御情報を必要とする
場合には、第１のレジスタ４０に格納された入出力装置
番号により主記憶１０の内部のアドレス情報を第２のレ
ジスタ５０に読込み、第２のレジスタ５０の内容により
バッファメモリ６０を読出して対応する制御情報を利用
することができる。
モリ６０の書込みエントリ番号が格納される。この後、
再度、同じ入出力装置に対応した制御情報を必要とする
場合には、第１のレジスタ４０に格納された入出力装置
番号により主記憶１０の内部のアドレス情報を第２のレ
ジスタ５０に読込み、第２のレジスタ５０の内容により
バッファメモリ６０を読出して対応する制御情報を利用
することができる。
（発明の効果）
以上説明したように本発明は、主記憶からバッファメモ
リへ入出力装置ごとの制御情報をロードする際、バッフ
ァメモリの格納アドレスを主記憶の内部のアドレス領域
へ格納するように構成することにより、バッファメモリ
のそれぞれのエントリを入出力処理装置の物理的な構成
に依存せずに使用することができ、制御情報のロード／
セーブに要するオーバーヘッドを軽減して入出力処理装
置の性能を向上させることができるという効果がある。
リへ入出力装置ごとの制御情報をロードする際、バッフ
ァメモリの格納アドレスを主記憶の内部のアドレス領域
へ格納するように構成することにより、バッファメモリ
のそれぞれのエントリを入出力処理装置の物理的な構成
に依存せずに使用することができ、制御情報のロード／
セーブに要するオーバーヘッドを軽減して入出力処理装
置の性能を向上させることができるという効果がある。
第１図は、本発明による入出力処理装置の一実施例を示
すブロック図である。 第２図は、第１図に示すバッファメモリに格納された制
御情報の実行を示すフローチャートである。 １．２・・・入出力装置 １０・・・主記憶 ２０・・金入出力処理装置 ５０・・−転送回路 ４０．５０・・・レジスタ ６０・ｅ・バッファメモリ
すブロック図である。 第２図は、第１図に示すバッファメモリに格納された制
御情報の実行を示すフローチャートである。 １．２・・・入出力装置 １０・・・主記憶 ２０・・金入出力処理装置 ５０・・−転送回路 ４０．５０・・・レジスタ ６０・ｅ・バッファメモリ
Claims (1)
- 主記憶と複数の入出力装置との間でデータを転送するた
めの転送回路と、前記転送を実行すべき特定の入出力装
置の番号を保持するための第１のレジスタと、前記複数
の入出力装置の台数以下の複数個のエントリを有し、前
記複数の入出力装置にそれぞれ対応して前記主記憶に格
納された制御情報のうちで最大前記エントリの個数に等
しい数の制御情報を格納するためのバッファメモリと、
前記バッファメモリの特定エントリの番号を保持するた
めの第２のレジスタとを具備し、前記主記憶の内部に前
記制御情報のそれぞれに対応した前記バッファメモリの
アドレス情報を格納するアドレス領域を設け、前記主記
憶から前記バッファメモリへ前記制御情報をロードする
際に、前記バッファメモリの格納アドレスを前記アドレ
ス領域へ格納することができるように構成したことを特
徴とする入出力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245885A JPS61260344A (ja) | 1985-05-14 | 1985-05-14 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245885A JPS61260344A (ja) | 1985-05-14 | 1985-05-14 | 入出力処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61260344A true JPS61260344A (ja) | 1986-11-18 |
Family
ID=14328019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10245885A Pending JPS61260344A (ja) | 1985-05-14 | 1985-05-14 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61260344A (ja) |
-
1985
- 1985-05-14 JP JP10245885A patent/JPS61260344A/ja active Pending
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