JPS6280748A - 入出力処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ処理装置に於ける入出力処理装置に関
し、特に、制御情報を格納するバッファメモリに関する
。

従来の技術 従来、この種の入出力処理装置は、主記憶に格納された
入出力装置毎の制御情報を読み込んで保持する入出力装
置と主記憶とのデータ転送を制御するだめのバッファメ
モリを有している。

これらのバッファメモリは一般に複数のエントリを有し
、各々のエントリに対し必要な都度、制御情報を主記憶
よりロードして伝送を行なっていた。

発明が解決しようとする問題点 上述した従来の入出力処理装置では、複数の入出力装置
に対するデータ転送を同時に実行する場合、該バッファ
メモリには実行すべき入出力装置の制御情報は、すべて
バッファメモリの各々のエントリにロードされる。これ
によりデータ転送の制御の都度主記憶上の制御情報をア
クセスする必要がなくなり、高速にデータ転送の制呻か
可能となる。

しかしながら、このような構成のバッファメモリは高価
であり、そのために有するエンドＩＪは入出力装置の数
に比べて小さく、すべての制御情報を格納することはで
きない。

このために、バッファメモリの各エントリがすべて使用
されている状態で他の入出力装置との転送を開始する際
には、いずれか一つのエントリの制御情報を主記憶にセ
ーブした後に、新しい制御情報を主記憶よりロードする
必要がある。

この場合、属性の異なる（例えば、高速転送の必９な入
出力装置と、比較的低速で長時間使用される入出力装置
等）入出力装置が混在して制御される入出カシステムで
は、該バッファは互いに関与する入出力装？ｌの属性に
関係なくセーブ／ロードされるために必要な情報が必要
な時期にバッファメモリ中に存在しないことがある。特
に、高速性を要する入出力装置の動作に合わせて動作の
待ち合わせを実行している間に、他の低速系の入出力装
置コの動作によゆ、晶速系の制ω９情報がエントリより
追い出される。したがって、高速系の動作が開始された
場合に、再度主記憶から制御情報を持ってくる必要が生
じ、オーバランが発生する等、性能が低下するという欠
点がある。

本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は従来の技術に内在する上記欠点を
解消することを可能とした新規な入出力処理装置を提供
することにある。

問題点な解決するだめの手段 上記目的を達成する為に、本発明に係る入出力処理装置
は、入出力装置毎の制御情報を格納する第１のバッファ
メモリと第一のバッファメモリとを有して構成される。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図である
。図において、参照番号ＩＯは主記憶を示し、該主記憶
ｉｏは、入出力装置ｉｉｉ／−ｎとの転送データ及び転
送プログラムを保持するとともに、入出力装置／〜ｎに
対応したｎ個の制＃１′に報／〜ｎを保持する。また、
入出力処理装置Ｉは、主記憶１０と入出力装置／〜ｎと
の間のデータ転送を実施する転送回路３０．及び転送動
作を実行すべき入出力装置番号を保持するレジスタｕ、
ｍ個のエントリを有し、各々主記憶１０に格納された制
御情報／〜ｎのうちの各々最大ｍ個の制御情報を格納す
る第１のバッファメモリフＯと、第一のバッファメモリ
ｇＯと、各々のバッファメモリに対応するディレクトリ
レジスタ５０と６０と、バッファメモリ７ｏとバッファ
メモリ１０との出力を切り換えるセレクタ９０とにより
構成されている。

木実姉例に３いて、転送回路３０による主記憶ｌＯと入
出力”Ａ　＃Ｌ　／〜ｎのうちの１つとの間のデータ転
送は第１のバッファメモリ７０と＃ｃユのバッファメモ
リｇθのいずれかに格納されたＫ制御情報のうちの対象
となる入出力装置に対応するエントリのものを用いて冥
施される。

ここで、バッファメモリフ０．１０に格納すれたルｔ＋
　位ｌｌ情報は第二図に示す如く管理される。

すなわち、主記憶ｉｏに格納され九制匂情報のうち、転
送回路３０で用いるエントリはその内容を属性にＬＦ）
第１のバッファメモリ７０またはｉ＝のバッファメモ’
Ｊ　ｆθのいずれかに読み込１れて利用される。その際
、各々のバッファメモＩＪ　７ｏ　、　ｔｏに対応する
ディレクトリレジスタＳＯ，ｔ、θには、該バッファメ
モリ７０．１０　　の書き込みエントり番号が格納され
る。この後、再度同じ入出力装置に対応した制御情報を
必要とする場合には、レジスタ１１０に格納された入出
力装置番号により、主記憶１０内のアドレス情報でディ
レクトリレジスタｓｏ、ｂ。

の内容をサーチし、該ディレクトリレジスタの内容によ
り該当するバッファ、メモリ７０またはｇｏのエン）　
ＩＪを読み出して対応する制御情報を利用することがで
きる。

発明の詳細 な説明したように、本発明によれば、主記憶に格納され
た入出力装置番号の制御情報な用いて入出力装置と上記
（意との間のデータ転送を制御する際に、入出力処理装
置内に第１のバッファメモリと第一のバッファメモリを
保持することによって、属性の異なる入出力装置の動作
により、バッファメモリ内の必要な制御情報に影響を与
えずに制御情報のロード／セーブに要するオーバヘッド
を軽減して、装置の性能を向上させる効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は本発明の動作例を示すフローチャートである。 １０・・・主記憶、Ｊ・・・入出力処理装置、３０・・
・転送回路、す・・・レジスタ、１０．４０・・・ディ
レクトリレジスタ、７０　、１０・・・パックアメモリ
、ｑＯ・・・セレクタ、／〜ｎ・・・入出力装置 特許出願人　　日本電気株式会社 代　理　人　　弁理士　熊谷雄太部 第１図

Claims (1)

【特許請求の範囲】
1. 主記憶に格納された入出力装置毎の制御情報を用いて入
   出力装置と主記憶との間のデータ転送を制御する入出力
   処理装置において、前記入出力装置毎の制御情報の一部
   または全部を格納する第１のバッファメモリと第２のバ
   ッファメモリとを有することを特徴とした入出力処理装
   置。