KR850001836B1 - 복수 기억장치의 기억내용 동시 이동방식 - Google Patents

Abstract

내용 없음.

Description

복수 기억장치의 기억내용 동시 이동방식

제 1도는 종래의 복수 기억장치의 블록도.

제 2도는 본 발명의 복수 기억장치의 기억내용 동시 이동방식의 블록도.

제 3도는 제 2도의 하나의 뱅크(Bank 1)를 제어하는 상세회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 프로세서 10,11,12 : 뱅크

13 : 뱅크제어회로 14 : 메모리선택회로

16,16' : 트라이-스테이트 트랜시버 17,17' : 1바이트 기억소자

본 발명은 컴퓨터 시스템 혹은 그 응용분야에서 이용하는 복수 기억장치에 있어서, 하나의 프로세서로 이러 뱅크의 기억 내용을 동시에 제어할 수 있는 복수 기억장치의 기억내용 동시 이동 방식에 관한 것이다.

일반적인 컴퓨터 시스템 혹은 그 응용분야에서 있어서, 주기억장치의 용량 부족 또는 특별한 목적에 의하여 뱅크 구조의 사용이 보편화되고 있으며, 이러한 메모리의 뱅크 구조는 프로세서에 기인된 메모리의 용량부족을 해소할 수 있을 뿐만 아니라, 병렬프로세싱에도 이용할 수가 있다.

그러나, 이러한 종래의 방식에 있어서는 제에도에 도시한 바와 같이 프로세서(1)에서 각 뱅크(10),(11),(12)를 각각 지정하여 각 뱅크(10),(11),(12)의 기억내용을 각각 옮겨야하므로 뱅크(10,11,12)의 선택에 있어서, 오류를 범하기 쉬우며, 고속도 동작이 요구되는 경우 뱅크수의 증가에 비해 속도가 반비례하게 되므로, 전체시스템의 수행능력의 저하를 초래하는 결점이 있었다.

본 발명은 이러한 점을 감안하여 각 뱅크의 기억내용이 일대일로 대응되어 있을 때 각 뱅크의 기억내용이 동시에 이동되게 제어하여 전체시스템의 수행능력을 향상시킬 수 있게 발명한 것으로, 첨부된 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다.

제 2도에 도시한 바와같이 프로세서(1)에서 동시 이동제어회로(15)를 동작 개시시킨 후 각 뱅크의 동일번지를 지정하여 메모리 독출을 개시하면 뱅크 0(10)의 지정된 번지의 기억 내용은 프로세서(1)에 읽혀 들어가게 하며, 이때 동시 이동 제어회로(15)의 제어신호에 의해 트라이스테이트 트랜시버(Tri-State tranceiver)(16),(16')를 차단시켜 뱅크 1(11) 및 뱅크 2(12)의 지정된 번지의 기억 내용이 1바이트 메모리 소자(17),(17')에 각각 저장되게 하며, 다음 수행에서 프로세서(1)가 각 뱅크의 임의의 번지를 동일하게 다시 지정하여 기억 내용을 저장하는 경우에는 프로세서(1)의 데이타는 뱅크 0(10)의 지정된 번지에 기억되게 하고, 이때 1바이트 메모리(17),(17')에 저장되어 있던 데이타는 뱅크 1(11) 및 뱅크 2(12)의 동일 지정번지에 각각 저장되게 하여 각 뱅크(10),(11),(12)의 기억 내용이 동시에 이동되게 한 것이다.

이와 같은 기억내용의 동시 이동이 끝나고, 동시 이동 제어회로(15)의 동작을 중지하면, 트라이-스테이트 트랜시버(16),(16')를 도통시켜 뱅크1(11)과 뱅크 2(12)는 프로세서(1)의 데이타버스에 연결되게 한 것이다.

그리고 제 3도는 뱅크 제어회로(13) 및 메모리 선택회로(14)의 출력신호와 동시 이동 제어(N-BYTE)신호에 의해 뱅크 1(11)을 제어하는 본 발명의 상세회로도를 나타낸 것이고, 뱅크 2(12)의 제어회로도 방크 1(11)의 제어회로와 동일하게 구성한 것으로, 이의 동작과정을 설명하면 다음과 같다.

동시 이동 제어신호가 플립플롭(FF₁)인 가되면(FF₁)의 출력측에는 동시 이동 인에이블 신호가 오아게이트(OR₂)에 인가된다.

따라서 오아게이트(OR₂)의 출력측에는 뱅크 제어회로(13)와 메모리 선택회로(14)의 출력신호 관계없이 고전위 신호가 출력되어 트라이-스테이트 트랜시버(16)에 인가되므로 트라이-스테이트 트랜시버(16)는 디스에이블 상태로 되어 차단되고, 이에 따라 뱅크 1(11)의 데이타버스는 프로세서(1)의 데이타버스와 차단되고, 또한 뱅크 1(11)의 메모리는 뱅크제어회로(13)와 메모리 선택회로(14)의 출력측에 접속된 오아게이트(OR₁)의 출력신호에 관계없이 인버터(I₁), 오아게이트(OR₃)에 의해 제어된다.

따라서 뱅크 1(11)의 메모리 데이타는 리드신호(RD)에 의해 데이타버스를 통해 1바이트 메모리소자(17)에 저장된다.

또한, 라이트신호(WR)는 뱅크 1(11)에 인가됨과 동시에, 오아게이트(OR₃)를 통하여 1바이트 기억소자(17)를 인에이볼 상태로 만드므로 1바이트 기억소자(17)에 상기와 같이 저장되어 있던 메모리는 프로세서(1)에서 다시 지정한 뱅크 1(11)의 번지에 기억되는 것이다.

이 때, 뱅크 2(12)도 상기 뱅크 1(11)과 동일하게 동작된다.

그러나, 뱅크 선택에 의한 동작에서는 메모리 선택회로(14)의 출력신호가 앤드게이트(AND)를 통해 입력단자(CE)에 인가되므로 뱅크(11)가 선택되고, 이와 동시에 오아게이트(OR₃)를 통하여 1바이트 기억소자(17)의 입력단자(DE)에 인가되므로 1바이트 기억소자(17)는 디스에이블상태로 된다. 또한, 이때 동시 이동제어신호가 차단되면 플립플롭(FF₁)의 출력측에는 저전위 신호가 출력되고, 이 저전위신호는 오아게이트(OR₂)를 통하여 트라이-스테이트 트랜시버(16)의 입력단자(G)에 인가되어 트라이-스테이트 트랜시버(16)를 도통 상태로 만드므로 뱅크 1(11)의 데이타 버스는 프로세서(1)의 데이타버스에 연결되어 뱅크 1(11)을 사용할 수 있게 된다.

이와 같은 방법으로 다른 뱅크도 프로세서(1)에서 선택하여 사용할 수 있게 된다.

이상에서와 같이 본 발명은 프로세서(()에 연결된 각 뱅크의 기억내용이 동시에 이동되게 제어되므로 전체 시스템의 수행능력이 향상되고, 각 뱅크를 다수개 확장이 가능하며, 이에 따라 수행능력이 상대적으로 증가하고, 뱅크의 선택에 오류를 범할 염려가 없는 효과가 있는 것이다.

Claims (1)

1. 다수의 뱅크(10,11,12)를 가지는 복수 기억 장치에 있어서, 뱅크 0(10)을 제외한 각 뱅크(11),(12)에 1바이트 기억소자(17),(17')와 트라이-스테이트 트랜시버(16),(16')를 각각 연결하여 동시 이동 제어 회로(15)의 제어신호로 각 뱅크(10,11,12)의 기억내용을 동시에 이동시킬 수 있는 복수 기억장치의 기억 내용동시 이동 방식.

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