JPS6027114B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6027114B2 JPS6027114B2 JP55101472A JP10147280A JPS6027114B2 JP S6027114 B2 JPS6027114 B2 JP S6027114B2 JP 55101472 A JP55101472 A JP 55101472A JP 10147280 A JP10147280 A JP 10147280A JP S6027114 B2 JPS6027114 B2 JP S6027114B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- writing
- address
- digit
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ（以下ＦＥ
Ｔと略記する。
Ｔと略記する。
）を用いたメモリ装置に関し特にスタティック型半導体
メモリに関するものである。従来、この種のスタティッ
ク型半導体メモ川こ於ては、アクセス時間を速くしよう
とするライトサイクル時間が長くなり逆にライトサイク
ル時間を短かくしようとするとアクセス時間が長くなっ
てしまうという欠点と有していた。
メモリに関するものである。従来、この種のスタティッ
ク型半導体メモ川こ於ては、アクセス時間を速くしよう
とするライトサイクル時間が長くなり逆にライトサイク
ル時間を短かくしようとするとアクセス時間が長くなっ
てしまうという欠点と有していた。
第１図を参照して従来例１を説明する。
第１図は複数個のメモリセルを有するスタティック型メ
モリセルァレィの一部を示している。第１図で１１，１
２，２ １，２ ２はメモリセル、Ｄ，，Ｄ，，Ｄ２
，Ｄ２ はデイジツト線、Ｘ，，Ｘ２はＸアドレス線、
Ｙ，，Ｙ２はＹアドレス線、Ｑ，，Ｑ２，Ｑ，Ｑはデイ
ジット線の終端ＦＥＴ、Ｑ５，Ｑ，Ｑ７，Ｑ８は、Ｙア
ドレス線によって選ばれたデイジツト線に書き込みデー
タ線Ｄ，Ｄからデータを伝えるための伝達ＦＥＴである
。このような構成のスタティック型メモリでは読み出し
の高速化と書き込みの高速化は相容れないことを以下に
説明する。いまセル１１にデータ‘１’がセル２１にデ
ータ‘０’が書き込まれており、×アドレスがＸ，から
Ｘ２に変わった場合を考える。セル１ １が選ばれてい
るとディジツト線Ｄ，は高レベルにＤ，り、セル２１が
選択されると、ディジツト線Ｄ，は高レベルから低レベ
ルに、Ｄ，は、低レベルから高レベルに遷移していく。
この遷移に必要な時間はＦＥＴＱ，，Ｑ２の電流能力が
大きいほど短かくなる。一方書き込みの場合はＦＥＴＱ
，，Ｑ２の電流能力が４・さし、ほど書き込みに必要な
時間は短かくて済む。つまりＦＥＴＱ，，Ｑ２を大きく
して読み出し時のデイジット線の遷移時間を短か〈しよ
うとすると書き込みに必要な時間が長くなるという欠点
を有している。これを解決するために考えられたものが
第２図の従来例である。ここでは、リ−ドライト信号か
らつくられた信号Ｒによって、Ｑ，〜Ｑの能力を読み出
し時と書き込み時で変え読み出し時に能力を大きく書き
込み時に能力を小さくしている。こうすれば第１図の従
釆例で述べたような２律背反は防げるが別な問題が発生
する。これについて以下に説明する。第２図ではＦＥＴ
Ｑ，〜Ｑのすべてに共通な信号ＲでＦＥＴＱ，〜Ｑの能
力を制御している。
モリセルァレィの一部を示している。第１図で１１，１
２，２ １，２ ２はメモリセル、Ｄ，，Ｄ，，Ｄ２
，Ｄ２ はデイジツト線、Ｘ，，Ｘ２はＸアドレス線、
Ｙ，，Ｙ２はＹアドレス線、Ｑ，，Ｑ２，Ｑ，Ｑはデイ
ジット線の終端ＦＥＴ、Ｑ５，Ｑ，Ｑ７，Ｑ８は、Ｙア
ドレス線によって選ばれたデイジツト線に書き込みデー
タ線Ｄ，Ｄからデータを伝えるための伝達ＦＥＴである
。このような構成のスタティック型メモリでは読み出し
の高速化と書き込みの高速化は相容れないことを以下に
説明する。いまセル１１にデータ‘１’がセル２１にデ
ータ‘０’が書き込まれており、×アドレスがＸ，から
Ｘ２に変わった場合を考える。セル１ １が選ばれてい
るとディジツト線Ｄ，は高レベルにＤ，り、セル２１が
選択されると、ディジツト線Ｄ，は高レベルから低レベ
ルに、Ｄ，は、低レベルから高レベルに遷移していく。
この遷移に必要な時間はＦＥＴＱ，，Ｑ２の電流能力が
大きいほど短かくなる。一方書き込みの場合はＦＥＴＱ
，，Ｑ２の電流能力が４・さし、ほど書き込みに必要な
時間は短かくて済む。つまりＦＥＴＱ，，Ｑ２を大きく
して読み出し時のデイジット線の遷移時間を短か〈しよ
うとすると書き込みに必要な時間が長くなるという欠点
を有している。これを解決するために考えられたものが
第２図の従来例である。ここでは、リ−ドライト信号か
らつくられた信号Ｒによって、Ｑ，〜Ｑの能力を読み出
し時と書き込み時で変え読み出し時に能力を大きく書き
込み時に能力を小さくしている。こうすれば第１図の従
釆例で述べたような２律背反は防げるが別な問題が発生
する。これについて以下に説明する。第２図ではＦＥＴ
Ｑ，〜Ｑのすべてに共通な信号ＲでＦＥＴＱ，〜Ｑの能
力を制御している。
いまセル１２にデータ‘０’が２２にデータ‘１’が書
かれており、書き込み状態でＹアドレスＹ１、Ｘアドレ
スＸ，が選ばれていて次に貫き込み状態のままで×アド
レスだけがＸ，からＸ２に変化した場合を考える。ディ
ジツト線Ｄ２，Ｄ２ に注目してみると、まずＸ，が選
ばれている時は、Ｄ２は低レベルにＤ２は高レベルにな
っている。ここで注意すべきことは、この時の低レベル
は、ＦＥＴＱ３，Ｑの能力が信号Ｒによって小さくされ
ているために、読み出し時の低レベルよりはるかに低く
なっているということである。さて、ＸアドレスがＸ，
からＸ２に変化するとディジット線Ｄ２は低レベルから
高レベルに、Ｄ２は高レベルから低レベルに遷移する。
ところがＦＥＴＱ３の能力は信号Ｒによって小さくされ
ているためにデイジツト線Ｄ２の低レベルは×アドレス
がＸ２に変化してもなかなか高レベルに復帰しない。即
、Ｄ２の低レベルが十分に復帰する前にセル２２が選ば
れてしまうわけで、この結果セル２２のデータが‘１’
から‘０’に反転してしまう。このように第２図の従来
例では書き込み時の非選択ディジット線への誤書き込み
という問題が発生する。本発明の目的は績み出し速度、
書き込み速度の両方を同時に高速にしたメモリ装置を提
供することにある。
かれており、書き込み状態でＹアドレスＹ１、Ｘアドレ
スＸ，が選ばれていて次に貫き込み状態のままで×アド
レスだけがＸ，からＸ２に変化した場合を考える。ディ
ジツト線Ｄ２，Ｄ２ に注目してみると、まずＸ，が選
ばれている時は、Ｄ２は低レベルにＤ２は高レベルにな
っている。ここで注意すべきことは、この時の低レベル
は、ＦＥＴＱ３，Ｑの能力が信号Ｒによって小さくされ
ているために、読み出し時の低レベルよりはるかに低く
なっているということである。さて、ＸアドレスがＸ，
からＸ２に変化するとディジット線Ｄ２は低レベルから
高レベルに、Ｄ２は高レベルから低レベルに遷移する。
ところがＦＥＴＱ３の能力は信号Ｒによって小さくされ
ているためにデイジツト線Ｄ２の低レベルは×アドレス
がＸ２に変化してもなかなか高レベルに復帰しない。即
、Ｄ２の低レベルが十分に復帰する前にセル２２が選ば
れてしまうわけで、この結果セル２２のデータが‘１’
から‘０’に反転してしまう。このように第２図の従来
例では書き込み時の非選択ディジット線への誤書き込み
という問題が発生する。本発明の目的は績み出し速度、
書き込み速度の両方を同時に高速にしたメモリ装置を提
供することにある。
本発明によるメモリ装置は、少なくとも２組のデイジッ
ト線とそれらのデイジツト線を終機する負荷素子とを含
むメモリ装置で上記負荷素子として可変抵抗手段を用い
、書き込み時に選択されたディジット線の負荷素子は、
第一の抵抗値を有し書き込み時でも選択されていないデ
イジツト線の負荷素子及び読み出し時のすべてのディジ
ツト線の負荷素子は、第一の抵抗値よりも小さい第二の
抵抗値を有するようにしたことを特徴とする。
ト線とそれらのデイジツト線を終機する負荷素子とを含
むメモリ装置で上記負荷素子として可変抵抗手段を用い
、書き込み時に選択されたディジット線の負荷素子は、
第一の抵抗値を有し書き込み時でも選択されていないデ
イジツト線の負荷素子及び読み出し時のすべてのディジ
ツト線の負荷素子は、第一の抵抗値よりも小さい第二の
抵抗値を有するようにしたことを特徴とする。
また本発明によれば、スタティック型メモリアレイを備
えディジット線の終端をＦＥＴで行ない、上記ＦＥＴの
ゲートをＹアドレス信号とりードライト信号の論理をと
つた信号で制御することを特徴とする半導体メモリ装置
を提供できる。次に、第３図を参照して、本発明の実施
例の−つについて説明する。第３図でＹアドレス信号Ｙ
，によって選ばれる一対のデイジット線Ｄ，，Ｄ，を終
端する。
えディジット線の終端をＦＥＴで行ない、上記ＦＥＴの
ゲートをＹアドレス信号とりードライト信号の論理をと
つた信号で制御することを特徴とする半導体メモリ装置
を提供できる。次に、第３図を参照して、本発明の実施
例の−つについて説明する。第３図でＹアドレス信号Ｙ
，によって選ばれる一対のデイジット線Ｄ，，Ｄ，を終
端する。
ＦＥＴＱ，，Ｑ２のゲート端子には、Ｙアドレス信号Ｙ
，とりードライト信号からつくられた信号Ｒ′との論理
（ＮＡＮＤ）をとった信号Ｙ，′が加えられ、また、他
の一対のデイジツト線Ｄ２，０２ を終端するＦＥＴＱ
３，Ｑのゲート端子には、Ｙアドレス信号Ｙ２と前記Ｒ
′との論理（ＮＡＮＤ）をとった信号Ｙ２′が加えられ
ている。Ｒ′信号は書き込み時高レベル、読み出し時に
低レベルになるとする。
，とりードライト信号からつくられた信号Ｒ′との論理
（ＮＡＮＤ）をとった信号Ｙ，′が加えられ、また、他
の一対のデイジツト線Ｄ２，０２ を終端するＦＥＴＱ
３，Ｑのゲート端子には、Ｙアドレス信号Ｙ２と前記Ｒ
′との論理（ＮＡＮＤ）をとった信号Ｙ２′が加えられ
ている。Ｒ′信号は書き込み時高レベル、読み出し時に
低レベルになるとする。
また、Ｙアドレス線Ｙ，，Ｙ２は選ばれた方が高レベル
に、選ばれない方が低レベルになるとする。従ってディ
ジット線を終機しているＦＥＴＱ，，Ｑ２，Ｑ，Ｑ４の
ゲート端子に加えられる信号Ｙ，′，Ｙ２′は、書き込
み時でかつ選ばれている場合だけ低レベルになり、書き
込み時でも選ばれていない場合及び、読み出し時には高
レベルになっている。いま、読み出し速度を速くするた
めにＦＥＴＱ，，Ｑ２，Ｑ，Ｑ４の電流能力を大きくす
ると従来例１では書き込み速度が遅くなってしまったわ
けであるが、本発明の実施例１では書き込み時に選ばれ
たデイジツト線を終端するＦＥＴのゲート端子が低レベ
ルになっているため書き込み速度はむしろ速くなる。ま
た書き込み時でも選ばれていないディジット線を終機す
るＦＥＴのゲート様子は高レベルであるので第２図の従
来例で起きたような誤書き込みは起こらない。また本実
施例ではリードライト信号と、Ｙアドレス信号のＮＡＮ
Ｄ論理をとった信号を、デイジツト線を終端するＦＥＴ
のゲート端子に加えたが、この論理は書き込み時でかつ
選ばれたディジット線を終機するトランジスタの能力だ
けを小さくするような論理であればどのようなものでも
構わない。以上述べたように、本発明によれば、書き込
み読み出し速度ともに高速としたスタティック型半導体
メモリ装置が得られる。
に、選ばれない方が低レベルになるとする。従ってディ
ジット線を終機しているＦＥＴＱ，，Ｑ２，Ｑ，Ｑ４の
ゲート端子に加えられる信号Ｙ，′，Ｙ２′は、書き込
み時でかつ選ばれている場合だけ低レベルになり、書き
込み時でも選ばれていない場合及び、読み出し時には高
レベルになっている。いま、読み出し速度を速くするた
めにＦＥＴＱ，，Ｑ２，Ｑ，Ｑ４の電流能力を大きくす
ると従来例１では書き込み速度が遅くなってしまったわ
けであるが、本発明の実施例１では書き込み時に選ばれ
たデイジツト線を終端するＦＥＴのゲート端子が低レベ
ルになっているため書き込み速度はむしろ速くなる。ま
た書き込み時でも選ばれていないディジット線を終機す
るＦＥＴのゲート様子は高レベルであるので第２図の従
来例で起きたような誤書き込みは起こらない。また本実
施例ではリードライト信号と、Ｙアドレス信号のＮＡＮ
Ｄ論理をとった信号を、デイジツト線を終端するＦＥＴ
のゲート端子に加えたが、この論理は書き込み時でかつ
選ばれたディジット線を終機するトランジスタの能力だ
けを小さくするような論理であればどのようなものでも
構わない。以上述べたように、本発明によれば、書き込
み読み出し速度ともに高速としたスタティック型半導体
メモリ装置が得られる。
第１図、第２図は従釆のメモリの部分回路図、第３図は
本発明の実施例によるメモリの部分回路図である。 １１，１２，２１，２２……メモリセル、Ｄ，，Ｄ，，
Ｄ２，Ｄ２ ……デイジツト線、Ｘ，，Ｘ２・・・…Ｘ
アドレス信号線、Ｙ，，Ｙ２・・・・・・Ｙアドレス信
号線、Ｑ，，Ｑ２，Ｑ３，Ｑ・・・・・・デイジツト線
終端ＦＥＴ、Ｑ５，Ｑ，Ｑ７，Ｑ８・・・・・・データ
伝達ＦＥＴ、Ｄ，Ｄ・・・・・・データ線、Ｖｃｃ・・
・・・・電源線、Ｒ，Ｒ′・・・・・・リードライト信
号からつくられた制御信号。 努／図参る ２ 図 多３図
本発明の実施例によるメモリの部分回路図である。 １１，１２，２１，２２……メモリセル、Ｄ，，Ｄ，，
Ｄ２，Ｄ２ ……デイジツト線、Ｘ，，Ｘ２・・・…Ｘ
アドレス信号線、Ｙ，，Ｙ２・・・・・・Ｙアドレス信
号線、Ｑ，，Ｑ２，Ｑ３，Ｑ・・・・・・デイジツト線
終端ＦＥＴ、Ｑ５，Ｑ，Ｑ７，Ｑ８・・・・・・データ
伝達ＦＥＴ、Ｄ，Ｄ・・・・・・データ線、Ｖｃｃ・・
・・・・電源線、Ｒ，Ｒ′・・・・・・リードライト信
号からつくられた制御信号。 努／図参る ２ 図 多３図
Claims (1)
- １ 少なくとも２組のデイジツト線とそれらのデイジツ
ト線を終端する負荷素子とを含むメモリ装置において、
書き込み時に選択されたデイジツト線の負荷素子が第一
の抵抗値を有し、選択されていないデイジツト線の負荷
素子が第一の抵抗値よりも小さい第二の抵抗値を有する
ように制御することを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55101472A JPS6027114B2 (ja) | 1980-07-24 | 1980-07-24 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55101472A JPS6027114B2 (ja) | 1980-07-24 | 1980-07-24 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5727489A JPS5727489A (en) | 1982-02-13 |
| JPS6027114B2 true JPS6027114B2 (ja) | 1985-06-27 |
Family
ID=14301663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55101472A Expired JPS6027114B2 (ja) | 1980-07-24 | 1980-07-24 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027114B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593786A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
| JPS6031800U (ja) * | 1983-08-06 | 1985-03-04 | 富士通株式会社 | カセット式磁気バブルメモリ装置 |
| JPS6043295A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6043296A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4665507A (en) * | 1984-04-20 | 1987-05-12 | Hitachi, Ltd. | Semiconductor memory having load devices controlled by a write signal |
| JPS6446288A (en) * | 1987-08-13 | 1989-02-20 | Toshiba Corp | Semiconductor memory device |
| GB2213009B (en) * | 1987-11-27 | 1992-02-05 | Sony Corp | Memories having bit line loads controlled by p-channel mis transistors |
| US5226007A (en) * | 1991-08-14 | 1993-07-06 | Vlsi Technology, Inc. | Automatic shutoff for memory load device during write operation |
-
1980
- 1980-07-24 JP JP55101472A patent/JPS6027114B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5727489A (en) | 1982-02-13 |
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