JPH0221492A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ回路に関し、特に書込みと読出しとが同
時にでき、かつ書込みが複数アドレスに対し同時にでき
る２ボ一トＲＡＭ型のメモリ回路に関する。

〔従来の技術〕

従来、この種のメモリ回路は、書込アドレスが多数ビッ
ト同時にアクセスされた場合、（以下マルチアドレスと
呼ぶ）、書込データが入力される書込ビット線を介して
、マルチアドレスされた記憶素子との間でワイアードオ
ア（Ｗｉｒｅｄ　ＯＲ）をとる形となり、複数の記憶素
子に同時に書込まれる回路となっていた。

第３図は従来のメモリ回路の一例を示す回路図である。

書込み時は通常、第１のトランジスタＱｌｔ〜Ｑ＋ｓの
うち１つだけ導通状態となる。

今、記憶素子３Ａがアクセスされたとするとトランジス
タＱ１ｔが導通状態となり、書込データが書込ビット線
１からトランジスタＱ　＋　＋を介して記憶素子３Ａに
書込まれる。

読出し時は第２のトランジスタＱ２１〜Ｑ２３のうち１
つだけ導通状態となる。

今、記憶素子３［Ｉがアクセスされたとするとトランジ
スタＱ２２が導通状態となり、読出データは記憶素子３
ＢからトランジスタＱ２２を介して読出ビット線４へ読
出される。

以上の動作の書込み及び読出しは同時に実行することが
でき、これを２ボ一トＲＡＭ等と称している。

トランジスタＱ　１１〜Ｑ＋３のゲート入力回路となる
書込アドレス発生回路をカウンタ回路等で構成し、かつ
このカウンタ回路が初期値設定信号を必要とする回路で
あると、電源投入時からカウンタ回路の初期値設定信号
が入るまでの間とか、マルチアドレスの場合には、書込
アドレスとして記憶素子３Ａ〜３ｃに対し２以上アクセ
スする場合がある。

これはトランジスタＱｌｚ”Ｑ＋ｓ等のうちの２つ以上
を導通される場合であり、これをマルチアドレス状態と
呼ぶ。

例えば、トランジスタＱｌｌ、Ｑ１２が導通状態とする
と、記憶素子３Ａ、３ＢのインバータＧｌ出力がトラン
ジスタＱｌｌ、Ｑ１２を通じて短絡することになる。こ
れらインバータＧ１の出力レベルが片方は高レベルで他
方が低レベルであると、トランジスタＱｌｌｌＱＩ２を
経由してこれらインバータ０１間で電流が流れることに
なる。

これは記憶素子３Ａ〜３ｏに対し、書込ビット線１から
の接続がワイアードオア接続となっているためである。

この電流は同時アクセスの数が太い程増大する。

〔発明が解決しようとする課題〕

上述した従来のメモリ回路は、記憶素子３八〜３ｃに対
し、書込ビット１からの接続がワイアードオア接続とな
っているので、マルチアドレス状態の記憶素子（３４〜
３ｃ）のインバータ０１間で電流が流れ、消費電流が増
大し、電源の電流容量をあらかじめ大としておかなけれ
ばならないという欠点がある。

また、このメモリ回路を半導体集積回路に組込んだ時、
マルチアドレス時の電流により、ポンデイグワイヤが切
断したり、切断に至らなくてもこの電流による発熱で特
性が劣化するという欠点がある。

本発明の目的は、マルチアドレス状態における記憶素子
のインバータ間で流れる電流を阻止して消費電流を低減
し、ボンディングワイヤの切断や発熱による特性の劣化
を防止することができるメモリ回路を提供することにあ
る。

〔課題を解決するための手段〕

本発明のメモリ回路は、それぞれ入力端を書込ビット線
と接続し書込アドレス信号によりオン・オフし書込デー
タの伝達を行う複数の第１のトランジスタと、入力端を
これら各第１のトランジスタの出力端とそれぞれ対応し
て接続しこれら第１のトランジスタからの書込データの
伝達を行う複数のゲート回路と、入力端をこれら各ゲー
ト回路の出力端と対応して接続しこれらゲート回路から
の書込データを記憶する複数の記憶回路と、入力端をこ
れら各記憶回路の出力端とそれぞれ対応して接続し出力
端を続出ビット線と接続し続出アドレス信号によりオン
・オフし前記各記憶回路に記憶されているデータを伝達
する複数の第２のトランジスタとを有している。

〔・実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示す回路図である。

この実施例は、書込データ■ｗを入力する書込ビット線
１と、それぞれ入力端を書込ビット線１と接続し書込ア
ドレス信号によりオン・オフし書込データＶ、の伝達を
行う複数の第１のトランジスタ９口〜Ｑ１３と、入力端
をこれら各トランジスタＱ１１〜Ｑ！３の出力端とそれ
ぞれ対応して接続しこれら各トランジスタからの書込デ
ータ■１を伝達するインバータで構成された複数のゲー
ト回路２Ａ〜２ｃと、それぞれインバータＧ、、Ｇ２を
備え入力端を各ゲート回路２Ａ〜２ｃの出力端と対応し
て接続し、これら各ゲート回路２Ａ〜２ｃからの書込デ
ータＶ、を記憶する複数の記憶素子３Ａ〜３ｃと、入力
端をこれら各記憶素子３八〜３ｃの出力端とそれぞれ対
応して接続し読出アドレス信号によりオン・オフし各記
憶素子３Ａ〜３ｃからの読出データを伝達する複数の第
２のトランジスタＱ　２１〜Ｑ２３と、トランジスタＱ
２１〜Ｑ２３の出力端と接続し読出データＶＲを出力す
る読出ビット線４とを有する構成となっている。

今、書込アドレス信号等によりマルチアドレス状態とな
った場合を考えると、例えば、トランジスタＱＩＩＩＱ
＋２が導通状態となり、記憶素子３ＡのインバータＧ１
出力端が高レベル、記憶素子３ＢのインバータＧ】出力
端が低レベルであっても、記憶素子３ＡのインバータＧ
１出力端からの電流はゲート回路２Ａで阻止され、記憶
素子３Ａ、３Ｂのインバー７０．間で電流が流れること
はない。

第２図は本発明の第２の実施例を示す回路図である。

この実施例においては、第１のトランジスタＱ＋＋〜Ｑ
！３と記憶素子３Ａ〜３ｃとの間のゲート回路２ｏ〜２
Ｆをそれぞれ２人力ＮＡＮＤ回路とし、これらゲート回
路２０〜２Ｆにより記憶素子（３Ａ〜３ｃ）のインバー
タ０１間の電流を阻止するほか、２人力のうちの一方に
より、書込データＶＷの伝達の制御や、書込ビット線１
からの書込データＶ、とは別のデータの書込みを行うこ
とができるという利点がある。

〔発明の効果〕

以上説明したように本発明は、第１のトランジスタと記
憶素子と間にゲート回路を設けた構成とすることにより
、マルチアドレス状態のときにも記憶素子間で電流が流
れるのを阻止できるので、消費電流を低減して電源の電
流容量を小さくすることができ、従来のようなボンディ
ングワイヤの断線や特性の劣化を防止することができる
効果がある。

また、電源投入時においても各記憶素子間が分離されて
いるので、書込アドレス発生回路の設計が容易となり、
更にゲート回路を複数入力ゲート回路とすることにより
、このゲート回路から書込ビット線の書込データとは別
のデータを書込むことができる効果もある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来のメモリ回路の一例を
示す回路図である。 １・・・書込ビット線、２Ａ〜２Ｆ・・・ゲート回路、
３Ａ〜３ｏ・・・記憶素子、４・・・読出ビット線、Ｇ
。 、Ｇ２・・・インバータ、Ｑ＋ｔ〜Ｑ　１３１　Ｑ２ｔ
”Ｑｚ３・・・トランジスタ。 帖　２　図

Claims (1)

【特許請求の範囲】
1. それぞれ入力端を書込ビット線と接続し書込アドレス信
   号によりオン・オフし書込データの伝達を行う複数の第
   １のトランジスタと、入力端をこれら各第１のトランジ
   スタの出力端とそれぞれ対応して接続しこれら第１のト
   ランジスタからの書込データの伝達を行う複数のゲート
   回路と、入力端をこれら各ゲート回路の出力端と対応し
   て接続しこれらゲート回路からの書込データを記憶する
   複数の記憶回路と、入力端をこれら各記憶回路の出力端
   とそれぞれ対応して接続し出力端を読出ビット線と接続
   し読出アドレス信号によりオン・オフし前記各記憶回路
   に記憶されているデータを伝達する複数の第２のトラン
   ジスタとを有することを特徴とするメモリ回路。