JPS5922290A - Ｅｃｌメモリ - Google Patents
ＥｃｌメモリInfo
- Publication number
- JPS5922290A JPS5922290A JP57132733A JP13273382A JPS5922290A JP S5922290 A JPS5922290 A JP S5922290A JP 57132733 A JP57132733 A JP 57132733A JP 13273382 A JP13273382 A JP 13273382A JP S5922290 A JPS5922290 A JP S5922290A
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- JP
- Japan
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- memory
- output
- word
- data
- line
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＥＣＬメモリに関するもので、特に、同時に２
つのアドレスのメモリからデータを１読み出す小がｉＪ
能な２ボートメモリを提供するものである。
つのアドレスのメモリからデータを１読み出す小がｉＪ
能な２ボートメモリを提供するものである。
第１図に、従来のＫＣＬメモリに用いられるメモリセル
の一例を示す。第１図のメモリセルは、それぞれ２つの
エミッタを持つトランジスタＴ＋。
の一例を示す。第１図のメモリセルは、それぞれ２つの
エミッタを持つトランジスタＴ＋。
Ｔ２、抵抗Ｒ１，Ｒ２及び定電流源工１を有し、トラン
ジスタＴ１ のコレクタは抵抗Ｒ１の一端に接続され
るとともにトランジスタＴ２のへ一スに接続され、トラ
ンジスタ゛ｒ２のコレクタは、抵抗Ｒ２の一端に接続さ
れるとともに、トランジスタＴ１ のベース１１ｉＣｌ
’）４． 続され、旧つ、トランジスタＴｉ 、Ｔ２の
第１のエミッタは共に定′ｃＦ流源工１に接１続される
。寸だ抵抗Ｒ＋ 、 Ｒ２のそれぞれの他端はアドレス
線１に＋Ｗ続さｉ、ｌ−ランシヌタ１°１ のｆｔ！：
力のエミッタは第１のビット線２に接続され、トランジ
スタＴ２の曲ノｊのエミッタは第２のピノ１−線３に接
続される。第１図に示したメモリセルをマトリクヌ状に
配置してｎビット、ｍワードのメモリを構成する。
ジスタＴ１ のコレクタは抵抗Ｒ１の一端に接続され
るとともにトランジスタＴ２のへ一スに接続され、トラ
ンジスタ゛ｒ２のコレクタは、抵抗Ｒ２の一端に接続さ
れるとともに、トランジスタＴ１ のベース１１ｉＣｌ
’）４． 続され、旧つ、トランジスタＴｉ 、Ｔ２の
第１のエミッタは共に定′ｃＦ流源工１に接１続される
。寸だ抵抗Ｒ＋ 、 Ｒ２のそれぞれの他端はアドレス
線１に＋Ｗ続さｉ、ｌ−ランシヌタ１°１ のｆｔ！：
力のエミッタは第１のビット線２に接続され、トランジ
スタＴ２の曲ノｊのエミッタは第２のピノ１−線３に接
続される。第１図に示したメモリセルをマトリクヌ状に
配置してｎビット、ｍワードのメモリを構成する。
次に第１図を用いて、従来のＥＣＬメモリの動作を説明
する。第１図のメモリセルにおいて、１−ランシスタＴ
＋、Ｔ２、抵抗Ｒ＋ 、 Ｒ２はフリップ。
する。第１図のメモリセルにおいて、１−ランシスタＴ
＋、Ｔ２、抵抗Ｒ＋ 、 Ｒ２はフリップ。
フロップを構成しており、メモリ機能を自している。
まず読み出し動作について説明すると、任意のワー１−
′のアトルス線の電位をＨＩＧＨレベルに−１゜げて、
アドレス指定する沖により、アドレス指定されたソート
のメモリセルの出力、すなわち、トランジスタのエミッ
タの電位がメ−５ＩＪ内容ヲ保持したま捷」−がる。こ
こでビット線２，３には各ワードのメモリセルのオープ
ンエミッタ出力が接続され、ワイヤーＦＯＲとなってい
る為にアトルヌ線の論理振幅を前記メモリセルの論理振
幅より大きく設定すれば、各ビット線にはアドレス指定
されたワードの出力電位が現われ、メモリ内容を読み出
す事ができる。
′のアトルス線の電位をＨＩＧＨレベルに−１゜げて、
アドレス指定する沖により、アドレス指定されたソート
のメモリセルの出力、すなわち、トランジスタのエミッ
タの電位がメ−５ＩＪ内容ヲ保持したま捷」−がる。こ
こでビット線２，３には各ワードのメモリセルのオープ
ンエミッタ出力が接続され、ワイヤーＦＯＲとなってい
る為にアトルヌ線の論理振幅を前記メモリセルの論理振
幅より大きく設定すれば、各ビット線にはアドレス指定
されたワードの出力電位が現われ、メモリ内容を読み出
す事ができる。
次に、書き込み動作について説明すると、読み出し動作
と同様に任意のワードのアドレス線の電位をＨＩＧＨレ
ベルに上げて、アドレス指定しビット線の任意の一方か
ら定電流電源工１の電流値より大きい書き込み電流を吸
い出す。この時、アドレス指定されたワードのエミッタ
出力の電位はアドレス指定されていないものより高くな
っている為、書き込め電流はアドレス指定されたワード
のトランジスタのうち定電流工１が流れるビット線にエ
ミッタが接続されだトランジスタより供給される。よっ
て、このトランジスタがオンし、他方のトランジスタは
オフし、メモリにブータラ書き込む」１ができ１，１）
き込み電流およびアドレス指定が解除されたのちも書き
込んだデータを保持する。
と同様に任意のワードのアドレス線の電位をＨＩＧＨレ
ベルに上げて、アドレス指定しビット線の任意の一方か
ら定電流電源工１の電流値より大きい書き込み電流を吸
い出す。この時、アドレス指定されたワードのエミッタ
出力の電位はアドレス指定されていないものより高くな
っている為、書き込め電流はアドレス指定されたワード
のトランジスタのうち定電流工１が流れるビット線にエ
ミッタが接続されだトランジスタより供給される。よっ
て、このトランジスタがオンし、他方のトランジスタは
オフし、メモリにブータラ書き込む」１ができ１，１）
き込み電流およびアドレス指定が解除されたのちも書き
込んだデータを保持する。
以−１−１従来のＥＣＬメモリの動作を説明しだが従来
のＥＣＬメモリの読み出し動作において、同時に２つの
アドレスのワードからデータを読み出す串は不可能であ
る。すなわち、従来のＥＣＬメモリノヒソト線には各ワ
ードのオープンエミッタ出力かワイＡ・−ＦＯＲ接続さ
れている為に、同時に複数のデータを出力してもデータ
を読み出す牛ができない。よって、従来のＥＣＬメそり
においては同時に２つのアトルスのワードからデータを
読み出す月４が可能な２ボートメモリを構成する事が不
ｉｉＪ能であった。
のＥＣＬメモリの読み出し動作において、同時に２つの
アドレスのワードからデータを読み出す串は不可能であ
る。すなわち、従来のＥＣＬメモリノヒソト線には各ワ
ードのオープンエミッタ出力かワイＡ・−ＦＯＲ接続さ
れている為に、同時に複数のデータを出力してもデータ
を読み出す牛ができない。よって、従来のＥＣＬメそり
においては同時に２つのアトルスのワードからデータを
読み出す月４が可能な２ボートメモリを構成する事が不
ｉｉＪ能であった。
本発明は以−１，１のような従来のＥＣＬメモリの欠点
を鑑みなさ扛たもので、本発明は２ボーｌ−Ｅ ＣＬメ
モリを提供せんとするものである。
を鑑みなさ扛たもので、本発明は２ボーｌ−Ｅ ＣＬメ
モリを提供せんとするものである。
第２図に本発明の一実施例のブロック図を示し説明する
。ＥＣＬ回路で構成されるメモリにおいて第２ 図に示
ｔ＆ｌ ＜、メモリセルがオーブンエミッタ出力ヲ持ツ
Ａ Ｎ Ｄ ’７’−１−４、５オ、Ｊ：ヒ’ＣＬＯＣ
Ｋ人力がＨＩＧＨレベルの時り一人力のデータがフリッ
プ、フロップに読み込まれるＤ−ＦＦｅを治し、Ｄ−Ｆ
Ｆ６の出力がＡＮＤゲート４，６のそれぞれの一方の入
力端子に入力される。ｌ１ｌ−ＦＦ６のＤ入力端子は書
き込み線７に接続され、ＣＬＯＣＫ入力端子は書き込み
制御線８に入力される。
。ＥＣＬ回路で構成されるメモリにおいて第２ 図に示
ｔ＆ｌ ＜、メモリセルがオーブンエミッタ出力ヲ持ツ
Ａ Ｎ Ｄ ’７’−１−４、５オ、Ｊ：ヒ’ＣＬＯＣ
Ｋ人力がＨＩＧＨレベルの時り一人力のデータがフリッ
プ、フロップに読み込まれるＤ−ＦＦｅを治し、Ｄ−Ｆ
Ｆ６の出力がＡＮＤゲート４，６のそれぞれの一方の入
力端子に入力される。ｌ１ｌ−ＦＦ６のＤ入力端子は書
き込み線７に接続され、ＣＬＯＣＫ入力端子は書き込み
制御線８に入力される。
ＡＮＤゲート４の他方の入力端子は第１のアドレス線９
に接続され、出力端子は第１の読み出し線１０に接続さ
れる。ＡＮＤゲー１〜５の他方の入力端子は第２のアド
レス線１１に接続され、出力端子は、第２の読み出し線
１２に接続される。第２図に示しだメモリセルをマトリ
クヌ状に配置してｎビット、ｍワードのメモリをｔｉ
成する。
に接続され、出力端子は第１の読み出し線１０に接続さ
れる。ＡＮＤゲー１〜５の他方の入力端子は第２のアド
レス線１１に接続され、出力端子は、第２の読み出し線
１２に接続される。第２図に示しだメモリセルをマトリ
クヌ状に配置してｎビット、ｍワードのメモリをｔｉ
成する。
次に、第２図を用いて本発明のＸ ＣＬメモリの一実施
例の動作を説明する。まず、書き込み動作について説明
すると、任意のワードの川、き込み制御線８をＨＩＧＨ
レベルに」二げ、書き込むデータに応じて書き込み線７
の電圧を）７ Ｉ Ｇ Ｈ又はＬＯＷレベルにすると、
Ｄ−ＦＦ６にデータを書き込む串ができ、書き込み制御
線８をＬＯＷレベルに十゛げだのちも、データを保持す
る。
例の動作を説明する。まず、書き込み動作について説明
すると、任意のワードの川、き込み制御線８をＨＩＧＨ
レベルに」二げ、書き込むデータに応じて書き込み線７
の電圧を）７ Ｉ Ｇ Ｈ又はＬＯＷレベルにすると、
Ｄ−ＦＦ６にデータを書き込む串ができ、書き込み制御
線８をＬＯＷレベルに十゛げだのちも、データを保持す
る。
次に読み出し動作について説明すると、Ｉ）−ＦＦ６の
出力には常にメモリしたデータに対応しだＦ［＆［が出
力されており、ＡＮＤゲ−１・４及び６のそれぞれ一方
の入力端子に印加されている。任意のワードの第１のア
ドレス線９の−（Ｌ１下を）ｉＩＧＨレベルに−１ばて
第１のアドレス指定をするとアドレス指定されたワード
のＡＮＤゲート４の出力１ｏはＤ−ＦＦ６（７）出力に
応じてＨＩＧＨ又はＬ１０Ｗレベルとなり、アドレス指
定されないワードのＡ Ｎ Ｄゲート４の出力ｌ／１Ｌ
ＯＷレベルとなる。
出力には常にメモリしたデータに対応しだＦ［＆［が出
力されており、ＡＮＤゲ−１・４及び６のそれぞれ一方
の入力端子に印加されている。任意のワードの第１のア
ドレス線９の−（Ｌ１下を）ｉＩＧＨレベルに−１ばて
第１のアドレス指定をするとアドレス指定されたワード
のＡＮＤゲート４の出力１ｏはＤ−ＦＦ６（７）出力に
応じてＨＩＧＨ又はＬ１０Ｗレベルとなり、アドレス指
定されないワードのＡ Ｎ Ｄゲート４の出力ｌ／１Ｌ
ＯＷレベルとなる。
ここで、Ａ １（Ｄデー１−４の出力はオープンエミッ
タ出力となっており、各ワードのＡＮＤゲー１−４の出
力が読み出し線１０に接続され、ワイＡ・−ＦＯＲとな
る為、読み出し線１０は第１のアドレス指定したワード
のメモリ内容に応じた電圧レベルとなり、データを読み
出す事ができる。
タ出力となっており、各ワードのＡＮＤゲー１−４の出
力が読み出し線１０に接続され、ワイＡ・−ＦＯＲとな
る為、読み出し線１０は第１のアドレス指定したワード
のメモリ内容に応じた電圧レベルとなり、データを読み
出す事ができる。
マタ、第１のアドレス指定したワードからの読み出し動
作と同時に任意の第２のアドレス線１１を同様に第２の
ア１−ルスを指定するとアドレス指定されたワードのＡ
ＮＤゲート５の出力１２はＤ−ＦＦ６の出力に応じてＨ
ＩＧＨ又はＬ ＯＷレベルとなり、アドレス指定されな
いワードのＡＮＤゲー１−５の出力はＬＯＷレベルとな
る。ＡＮＤゲート５の出力もオープンエミッタ出力とな
っており、各ワードのＡ Ｎ Ｄゲート５の出力が読み
出し線１２に接続され、ワイヤーＦＯＲとなっている為
、読み出し線１２は第２のアドレス指定したワードのメ
モリ内容に応じた電圧レベルとなり、データを読み出す
事ができる。
作と同時に任意の第２のアドレス線１１を同様に第２の
ア１−ルスを指定するとアドレス指定されたワードのＡ
ＮＤゲート５の出力１２はＤ−ＦＦ６の出力に応じてＨ
ＩＧＨ又はＬ ＯＷレベルとなり、アドレス指定されな
いワードのＡＮＤゲー１−５の出力はＬＯＷレベルとな
る。ＡＮＤゲート５の出力もオープンエミッタ出力とな
っており、各ワードのＡ Ｎ Ｄゲート５の出力が読み
出し線１２に接続され、ワイヤーＦＯＲとなっている為
、読み出し線１２は第２のアドレス指定したワードのメ
モリ内容に応じた電圧レベルとなり、データを読み出す
事ができる。
以上の様に、任意の２つのアドレスのメモリから同時に
データを読み出す事が可能である。また第１．第２のア
ドレスのメモリからそれぞれ単独にデータを読み出す事
も可能である。
データを読み出す事が可能である。また第１．第２のア
ドレスのメモリからそれぞれ単独にデータを読み出す事
も可能である。
次に第２図に示す本発明の一実施例の具体的回路図を第
３図に示す。第３図において第２図と同一番号は同一部
分を示し、第２図のブロックに対応する回路を破線で示
し説明する。
３図に示す。第３図において第２図と同一番号は同一部
分を示し、第２図のブロックに対応する回路を破線で示
し説明する。
ここで、第３図でのＤ −Ｆ’ Ｆ ６とＡＮＤゲー１
−４゜５間の接続は負論３４１Ｈとなっている。第３図
に示したメモリセルを７１−リクヌ状に配置して、ｎビ
ット、ｍワードのメモリを（構成する。
−４゜５間の接続は負論３４１Ｈとなっている。第３図
に示したメモリセルを７１−リクヌ状に配置して、ｎビ
ット、ｍワードのメモリを（構成する。
第３図にお・いて、Ｒ６−Ｒ６は抵抗、Ｔ４〜Ｔ＋、＋
はＩ−ｉンシヌタ、Ｉ２〜工４ は定’＋（（流７１ｆ
、源、Ｖａ 。
はＩ−ｉンシヌタ、Ｉ２〜工４ は定’＋（（流７１ｆ
、源、Ｖａ 。
ｖｂ は定電圧源を示す。
第３図に示しだ回路の動作を説明する。寸ず、書き込み
動作について、ｓ１１明すると、任意のワー１−′の川
き込み制御線８をＨＩＧＨレベルに」−げるとＴ１３が
オンしＥＣＬゲートＴｏ 、 Ｔ９は肖き込み線７０′
亀位によりオン、オフし、データを書き込む、こののち
―、）き込み制御線８をＬＯＷレベルにすると°■′１
４がオンし、書き込まれたデータがフリップ。
動作について、ｓ１１明すると、任意のワー１−′の川
き込み制御線８をＨＩＧＨレベルに」−げるとＴ１３が
オンしＥＣＬゲートＴｏ 、 Ｔ９は肖き込み線７０′
亀位によりオン、オフし、データを書き込む、こののち
―、）き込み制御線８をＬＯＷレベルにすると°■′１
４がオンし、書き込まれたデータがフリップ。
フロップＴ７ 、 Ｔ８に保持される。次に、読み出し
動作について、ｉ≦１１明すると、任意のワードの第１
の）１アドレス線９の軍１にをＨＩＧＨレベイレ（Ｄ−
ＦＦ６の出力振幅の中心）にトげてアドレス指定すると
アドレス指定されたワードのトランジスタＴｓ カＤ−
ＦＦ６に書き込まれたデータに応じてオン。
動作について、ｉ≦１１明すると、任意のワードの第１
の）１アドレス線９の軍１にをＨＩＧＨレベイレ（Ｄ−
ＦＦ６の出力振幅の中心）にトげてアドレス指定すると
アドレス指定されたワードのトランジスタＴｓ カＤ−
ＦＦ６に書き込まれたデータに応じてオン。
オフし、トランジスタＴ５ のエミッタ電位ハＨＩＧＨ
又はＬＯＷレベルとなる。アドレス指定されないワード
のアドレス線１１はＬＯＷレベル（Ｄ−ＦＦ６の出力の
ＬＯＷレベルより低い′電圧レベ／Ｉ／）となり１−ラ
ンジスタＴ＋ｏは常にオンしており１−ランシスタＴ１
２のエミッタ電位ｉｔ： Ｌ ＯＷレベルとなる。この
様にして、第１の読み出し線１Ｑは第１の１１・ルス指
定したワードのデータに応じた電圧レベルとなり、デー
タを読み出す事ができる。
又はＬＯＷレベルとなる。アドレス指定されないワード
のアドレス線１１はＬＯＷレベル（Ｄ−ＦＦ６の出力の
ＬＯＷレベルより低い′電圧レベ／Ｉ／）となり１−ラ
ンジスタＴ＋ｏは常にオンしており１−ランシスタＴ１
２のエミッタ電位ｉｔ： Ｌ ＯＷレベルとなる。この
様にして、第１の読み出し線１Ｑは第１の１１・ルス指
定したワードのデータに応じた電圧レベルとなり、デー
タを読み出す事ができる。
同様に任意のワードのアドレス線１１の電圧をＨＩＧＨ
レベルに」二げて第２のアドレスを指定するとアｌ−”
’ Ｖス指定すれたワードのトランジスタＴｏ。
レベルに」二げて第２のアドレスを指定するとアｌ−”
’ Ｖス指定すれたワードのトランジスタＴｏ。
がＤ−ＦＦ６のデータに応じてオン、オフしトランジス
タＴ＋２のエミッタ電位はＨＩＧＨ又はＬＯＷレベルと
なる。同様にアドレス指定されないワードのトランジス
タＴ５のエミッタ電位はＬＯＷレベルとなる為、読み出
し線１２かも第２のアドレス指定したワードのデータを
読み出す事ができる。
タＴ＋２のエミッタ電位はＨＩＧＨ又はＬＯＷレベルと
なる。同様にアドレス指定されないワードのトランジス
タＴ５のエミッタ電位はＬＯＷレベルとなる為、読み出
し線１２かも第２のアドレス指定したワードのデータを
読み出す事ができる。
以」二説明した様に、本発明によればバイポーラＥＣＬ
回路においても同時に任意の２つのアドレスのメモリか
らテ゛−りを読み出す小の可能な２ボートメモリを構成
する串が可能となり、バイポーラＥＣＬ回路の高速性ゆ
えに従来のＭ ＯＳ ＋−ランシヌタを用いる２ボート
メモリにくらへ、読み出し、出き込み１１４間を格段に
高１土化できる。
回路においても同時に任意の２つのアドレスのメモリか
らテ゛−りを読み出す小の可能な２ボートメモリを構成
する串が可能となり、バイポーラＥＣＬ回路の高速性ゆ
えに従来のＭ ＯＳ ＋−ランシヌタを用いる２ボート
メモリにくらへ、読み出し、出き込み１１４間を格段に
高１土化できる。
また、本実施例においては、２ボートメモリについて説
明しだが、ＡＮＤゲート、アドレス線及び読み出し線を
追加する串により、任意のボート数のメモリを構成する
小が可能である。。
明しだが、ＡＮＤゲート、アドレス線及び読み出し線を
追加する串により、任意のボート数のメモリを構成する
小が可能である。。
第１図・は従来のＥＣＬメモリのセル回路図、第２図は
本発明のＥＣＬメモリのセルの一実施例のブ′Ｉ−１ツ
ク図、第３図は本発明のＥＣＬメモリのセルの一実施例
の具体的回路図を示す。 ４．６・・・・・・第１．第２のＡＮＤゲ−１−１６・
・・・・・Ｄ−ＦＦ、７・・・・・書き込み線、８・・
・・・・１１Ｆき込み制御線、９，１１・・・・・・第
１．第２のアドレス線、１０．１２・・・・・・第１．
第２の読み出し線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
本発明のＥＣＬメモリのセルの一実施例のブ′Ｉ−１ツ
ク図、第３図は本発明のＥＣＬメモリのセルの一実施例
の具体的回路図を示す。 ４．６・・・・・・第１．第２のＡＮＤゲ−１−１６・
・・・・・Ｄ−ＦＦ、７・・・・・書き込み線、８・・
・・・・１１Ｆき込み制御線、９，１１・・・・・・第
１．第２のアドレス線、１０．１２・・・・・・第１．
第２の読み出し線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
Claims (1)
- メモリ機能を有するフリップ、フロ、ノブと、前記フリ
ップ、フロップの出力が入力され、複数個のアドレス線
にそれぞれ接続された複数個のＡＮＤゲートとにより構
成された記憶セルを複数個備え、前記アドレス線を別々
に制御して異なった前記記憶セルを同時に読み出すこと
を特徴とするＥＣＬメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132733A JPS5922290A (ja) | 1982-07-28 | 1982-07-28 | Ｅｃｌメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132733A JPS5922290A (ja) | 1982-07-28 | 1982-07-28 | Ｅｃｌメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922290A true JPS5922290A (ja) | 1984-02-04 |
Family
ID=15088317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132733A Pending JPS5922290A (ja) | 1982-07-28 | 1982-07-28 | Ｅｃｌメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922290A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221492A (ja) * | 1988-07-08 | 1990-01-24 | Nec Corp | メモリ回路 |
| US5299158A (en) * | 1992-06-16 | 1994-03-29 | Hewlett-Packard Company | Memory device with multiple read ports |
| US5590087A (en) * | 1993-05-05 | 1996-12-31 | Hewlett-Packard Company | Multi-ported data storage device with improved cell stability |
-
1982
- 1982-07-28 JP JP57132733A patent/JPS5922290A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221492A (ja) * | 1988-07-08 | 1990-01-24 | Nec Corp | メモリ回路 |
| US5299158A (en) * | 1992-06-16 | 1994-03-29 | Hewlett-Packard Company | Memory device with multiple read ports |
| US5590087A (en) * | 1993-05-05 | 1996-12-31 | Hewlett-Packard Company | Multi-ported data storage device with improved cell stability |
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