JP3022567B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3022567B2 JP3022567B2 JP63299954A JP29995488A JP3022567B2 JP 3022567 B2 JP3022567 B2 JP 3022567B2 JP 63299954 A JP63299954 A JP 63299954A JP 29995488 A JP29995488 A JP 29995488A JP 3022567 B2 JP3022567 B2 JP 3022567B2
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- Japan
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- memory cell
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- current
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特にPNP負荷型のメ
モリセルでの読出回路に関する。
モリセルでの読出回路に関する。
［従来の技術］ 従来、この種の半導体記憶装置では、第２図に示すよ
うなセル周辺部の回路を有するものがある。このような
半導体記憶装置において、読出時には、Ｘ系のデコード
信号線X1〜XnとＹ系のデコード信号線Y1〜Ymで選択され
たPNP負荷型メモリセルＣにそのメモリセルの内容に応
じて２個の電流源IRの内の一方による読出電流が流れる
ようになっている。また、書込時には、書込制御線WC,
▲▼により、定電流源IRの一方を選択し、上記のよ
うにして選択されたセルＣへのデータの書込を行うよう
になっている。
うなセル周辺部の回路を有するものがある。このような
半導体記憶装置において、読出時には、Ｘ系のデコード
信号線X1〜XnとＹ系のデコード信号線Y1〜Ymで選択され
たPNP負荷型メモリセルＣにそのメモリセルの内容に応
じて２個の電流源IRの内の一方による読出電流が流れる
ようになっている。また、書込時には、書込制御線WC,
▲▼により、定電流源IRの一方を選択し、上記のよ
うにして選択されたセルＣへのデータの書込を行うよう
になっている。
［発明が解決しようとする問題点］ 上述した従来の半導体記憶装置では、読出時において
は、選択されたメモリセルに読出処理の時間を通してデ
ータ保持用電流に比べて大きな読出電流が流れるように
なっていたため、PNP負荷型メモリセルの飽和が深くな
って書込時にセル内容を反転させるための時間が長くな
るという欠点があった。
は、選択されたメモリセルに読出処理の時間を通してデ
ータ保持用電流に比べて大きな読出電流が流れるように
なっていたため、PNP負荷型メモリセルの飽和が深くな
って書込時にセル内容を反転させるための時間が長くな
るという欠点があった。
［発明の従来技術に対する相違点］ 上述した従来の半導体記憶装置に対し、本発明は選択
されたメモリセルに流れる読出電流を時間的に制限し、
メモリセルの深い飽和を防ぐという相違点を有する。
されたメモリセルに流れる読出電流を時間的に制限し、
メモリセルの深い飽和を防ぐという相違点を有する。
［問題点を解決するための手段］ 本発明の半導体記憶装置は、データを保持する保持電
流を流す保持電流供給用エミッタと、保持したデータを
読出すための読出電流供給用エミッタとからなるマルチ
エミッタ型のPNP負荷型メモリセルを用い、選択された
メモリセルに流す読出電流を時間的に制限する制限回路
と、該メモリセルから読出された読出情報をセンス信号
として読出して保持する保持回路と、を有する半導体記
憶装置であって、前記読出電流供給用エミッタが一定時
間上記読出電流を流し、前記読出電流に基づく該メモリ
セルからの読出情報を読出して前記保持回路に保持した
後、前記制限回路は前記読出電流を制限することを特徴
とする。
流を流す保持電流供給用エミッタと、保持したデータを
読出すための読出電流供給用エミッタとからなるマルチ
エミッタ型のPNP負荷型メモリセルを用い、選択された
メモリセルに流す読出電流を時間的に制限する制限回路
と、該メモリセルから読出された読出情報をセンス信号
として読出して保持する保持回路と、を有する半導体記
憶装置であって、前記読出電流供給用エミッタが一定時
間上記読出電流を流し、前記読出電流に基づく該メモリ
セルからの読出情報を読出して前記保持回路に保持した
後、前記制限回路は前記読出電流を制限することを特徴
とする。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例の半導体記憶装置のセル
周辺部の回路図である、本実施例の半導体記憶装置は、
（ｎ×ｍ）個のPNP負荷型メモリセルＣを有し、これら
の内からｎ本のＸ系デコード信号線X1〜Xnとｍ本のＹ系
デコード信号線により選択されるメモリセルＣに対し
て、書込制御信号線WC,▲▼の状態に応じてメモリ
セル内容の読出あるいは書込を行うものである。ここ
で、データ保持用電流源IHは、Ｘ系デコード信号線X1〜
Xnに接続された各ｍ個のメモリセルＣのホールド用エミ
ッタに接続している。２つの読出用電流源IRは、Ｙ系デ
コード信号線Y1〜Ymにより制御されたトランジスタQe,Q
gを介してｍ組のディジット線L1〜Lmに接続し、さら
に、タイミング信号CTにより制御されたトランジスタQ
x,Qyとも接続している。ｍ本のディジット線L1〜Lmは、
各々ｎ個のメモリセルＣのリードライト用エミッタと接
続し、さらに、書込制御信号線WC,▲▼により制御
されたｍ組のトランジスタQa,Qbを介してセンス抵抗RS
とRS型フリップフロップＡに共通接続している。ディジ
ット選択用電流源IYは、Ｙ系デコード信号線Y1〜Ymに制
御されたトランジスタQfを介して抵抗RYとトランジスタ
Qc,Qdのベースと接続し、さらに、トランジスタQc,Qdの
エミッタは各々のディジット線L1〜Lmと接続している。
周辺部の回路図である、本実施例の半導体記憶装置は、
（ｎ×ｍ）個のPNP負荷型メモリセルＣを有し、これら
の内からｎ本のＸ系デコード信号線X1〜Xnとｍ本のＹ系
デコード信号線により選択されるメモリセルＣに対し
て、書込制御信号線WC,▲▼の状態に応じてメモリ
セル内容の読出あるいは書込を行うものである。ここ
で、データ保持用電流源IHは、Ｘ系デコード信号線X1〜
Xnに接続された各ｍ個のメモリセルＣのホールド用エミ
ッタに接続している。２つの読出用電流源IRは、Ｙ系デ
コード信号線Y1〜Ymにより制御されたトランジスタQe,Q
gを介してｍ組のディジット線L1〜Lmに接続し、さら
に、タイミング信号CTにより制御されたトランジスタQ
x,Qyとも接続している。ｍ本のディジット線L1〜Lmは、
各々ｎ個のメモリセルＣのリードライト用エミッタと接
続し、さらに、書込制御信号線WC,▲▼により制御
されたｍ組のトランジスタQa,Qbを介してセンス抵抗RS
とRS型フリップフロップＡに共通接続している。ディジ
ット選択用電流源IYは、Ｙ系デコード信号線Y1〜Ymに制
御されたトランジスタQfを介して抵抗RYとトランジスタ
Qc,Qdのベースと接続し、さらに、トランジスタQc,Qdの
エミッタは各々のディジット線L1〜Lmと接続している。
次に、動作について説明する。
まず、読出動作時においては、書込制御信号線WC,▲
▼は選択されたメモリセルＣの両セルベース電位の
中間に設定されている。タイミング信号CTをＹ系デコー
ド信号線Y1〜Ymの選択レベルより高く保った状態では、
読出用電流源IRによる読出電流はトランジスタQx,Qyを
流れることとなって選択されたセルＣ及びセンス抵抗RS
には流れないため、保持回路としてのRS型フリップフロ
ップＡの両入力は高レベルとなって出力OUTは直前の状
態を保持している。
▼は選択されたメモリセルＣの両セルベース電位の
中間に設定されている。タイミング信号CTをＹ系デコー
ド信号線Y1〜Ymの選択レベルより高く保った状態では、
読出用電流源IRによる読出電流はトランジスタQx,Qyを
流れることとなって選択されたセルＣ及びセンス抵抗RS
には流れないため、保持回路としてのRS型フリップフロ
ップＡの両入力は高レベルとなって出力OUTは直前の状
態を保持している。
特定のアドレスの読出を行う場合には、アドレスを与
えてＸ系デコード信号線X1〜Xn及びＹ系デコード信号線
Y1〜Ymが確定した状態で、タイミング信号CTをある一定
時間だけＹ系デコード信号線Y1〜Ymの選択レベルより下
げる。この結果、読出電流は選択された一対のディジッ
ト線（L1〜Lmのいずれか）上を流れ、選択されたメモリ
セルＣの内容に応じて、読出電流の一方は選択されたメ
モリセルＣを流れ、読出電流のもう一方はセンス抵抗RS
の一方を流れる。RS型フリップフロップＡは、片側の入
力がセンス抵抗RSでの電圧降下により低レベルになった
時点で選択されたメモリセルＣの内容を出力し、タイミ
ング信号CTが高レベルに戻った後もこの出力を保持す
る。
えてＸ系デコード信号線X1〜Xn及びＹ系デコード信号線
Y1〜Ymが確定した状態で、タイミング信号CTをある一定
時間だけＹ系デコード信号線Y1〜Ymの選択レベルより下
げる。この結果、読出電流は選択された一対のディジッ
ト線（L1〜Lmのいずれか）上を流れ、選択されたメモリ
セルＣの内容に応じて、読出電流の一方は選択されたメ
モリセルＣを流れ、読出電流のもう一方はセンス抵抗RS
の一方を流れる。RS型フリップフロップＡは、片側の入
力がセンス抵抗RSでの電圧降下により低レベルになった
時点で選択されたメモリセルＣの内容を出力し、タイミ
ング信号CTが高レベルに戻った後もこの出力を保持す
る。
上記のように、Ｙ系デコード信号線Y1〜Ymにより制御
されるトランジスタQe,Qg及びタイミング信号CTにより
制御されるトランジスタQx,QyはメモリセルＣに読出電
流を時間的に制限して流す制限回路を構成している。そ
して、上記のように読出電流は読出動作中の一定時間だ
けメモリセルＣを流れるだけであるため、飽和は浅く、
後述する書込動作の時間を短縮することができる。
されるトランジスタQe,Qg及びタイミング信号CTにより
制御されるトランジスタQx,QyはメモリセルＣに読出電
流を時間的に制限して流す制限回路を構成している。そ
して、上記のように読出電流は読出動作中の一定時間だ
けメモリセルＣを流れるだけであるため、飽和は浅く、
後述する書込動作の時間を短縮することができる。
書込動作時においては、書込データに応じて書込制御
信号線WC,▲▼を選択されたメモリセルの両セルベ
ース電位に対して、一方は高レベルに、他方は低レベル
になるように設定する。そして、読出動作時と同様に、
アドレスの確定後、一定時間だけタイミング信号CTを下
げると、選択されたメモリセルには書込データに対応す
る側に読出電流が流れて当該メモリセルへの書込ができ
る。この書込動作において、書込直前のメモリセルに
は、保持電流として、保持用電流源IHの電流の1/mが流
れているだけであり、読出電流が流れている場合に比し
て、メモリセルの飽和は浅く、書込時間は短くなる。
信号線WC,▲▼を選択されたメモリセルの両セルベ
ース電位に対して、一方は高レベルに、他方は低レベル
になるように設定する。そして、読出動作時と同様に、
アドレスの確定後、一定時間だけタイミング信号CTを下
げると、選択されたメモリセルには書込データに対応す
る側に読出電流が流れて当該メモリセルへの書込ができ
る。この書込動作において、書込直前のメモリセルに
は、保持電流として、保持用電流源IHの電流の1/mが流
れているだけであり、読出電流が流れている場合に比し
て、メモリセルの飽和は浅く、書込時間は短くなる。
第３図は本発明の第２実施例の半導体記憶装置の回路
図である。
図である。
本実施例はクロック動作型の半導体記憶装置であり、
クロック信号CLKによりｌ本のアドレス信号A1〜Ae、デ
ータ入力信号DIN、書込信号WEを取り込む（ｌ＋２）個
のフリップフロップFFを持っている。フリップフロップ
FFの出力は、各々リードライト制御回路RW、Ｘ系デコー
ダXD、Ｙ系デコーダYDに接続され、リードライト制御回
路RWからの書込制御信号線WC,▲▼、Ｘ系デコーダX
DからのＸ系デコード信号線X1〜Xn、Ｙ系デコーダYDか
らのＹ系デコード信号線Y1〜Ymのレベルを制御する。
クロック信号CLKによりｌ本のアドレス信号A1〜Ae、デ
ータ入力信号DIN、書込信号WEを取り込む（ｌ＋２）個
のフリップフロップFFを持っている。フリップフロップ
FFの出力は、各々リードライト制御回路RW、Ｘ系デコー
ダXD、Ｙ系デコーダYDに接続され、リードライト制御回
路RWからの書込制御信号線WC,▲▼、Ｘ系デコーダX
DからのＸ系デコード信号線X1〜Xn、Ｙ系デコーダYDか
らのＹ系デコード信号線Y1〜Ymのレベルを制御する。
本実施例では選択されたメモリセルＣへ流れる電流の
制御は、ディジット選択用電流源IYにトランジスタQfと
共通に接続されたトランジスタQzによって行う。すなわ
ち、トランジスタQzがオン状態ではトランジスタQfには
電流が流れず、トランジスタQc,Qdのベース電位は高レ
ベルに保たれるため選択された一対のディジット線につ
いても読出電流はトランジスタQc,Qdを流れてメモリセ
ルＣには流れない。このトランジスタQzの制御はクロッ
ク信号CLKによりトリガ動作する一定時間幅の単発パル
ス発生器SPGにより行う。ここでのパルス幅はメモリセ
ル内容の読出時間と、メモリセルへの書込時間から決定
されるが、読出動作時におけるメモリセルの飽和が浅く
抑えられるため、書込時間は短くて済む。
制御は、ディジット選択用電流源IYにトランジスタQfと
共通に接続されたトランジスタQzによって行う。すなわ
ち、トランジスタQzがオン状態ではトランジスタQfには
電流が流れず、トランジスタQc,Qdのベース電位は高レ
ベルに保たれるため選択された一対のディジット線につ
いても読出電流はトランジスタQc,Qdを流れてメモリセ
ルＣには流れない。このトランジスタQzの制御はクロッ
ク信号CLKによりトリガ動作する一定時間幅の単発パル
ス発生器SPGにより行う。ここでのパルス幅はメモリセ
ル内容の読出時間と、メモリセルへの書込時間から決定
されるが、読出動作時におけるメモリセルの飽和が浅く
抑えられるため、書込時間は短くて済む。
上記したトランジスタQf,Qz、単発パルス発生器SPGは
メモリセルＣを流れる読出電流を時間的に制限する制限
回路を構成している。
メモリセルＣを流れる読出電流を時間的に制限する制限
回路を構成している。
尚、本実施例では、制限回路の動作タイミングを内部
発生しているため、読出・書込のためのタイミング制御
を必要としないという利点がある。
発生しているため、読出・書込のためのタイミング制御
を必要としないという利点がある。
［発明の効果］ 以上説明したように本発明は、PNP負荷型メモリセル
に対する読出電流を時間的に制限してメモリセルの飽和
を抑えるようにしたため、書込動作時のメモリセルの内
容の反転に要する時間を短縮できる効果がある。
に対する読出電流を時間的に制限してメモリセルの飽和
を抑えるようにしたため、書込動作時のメモリセルの内
容の反転に要する時間を短縮できる効果がある。
第１図は本発明の第１実施例の半導体記憶装置のメモリ
セル周辺部の回路図、第２図は従来例のメモリセル周辺
部の回路図、第３図は本発明の第２実施例のメモリセル
周辺部の回路図である。 Ａ……RS型フリップフロップ、Ｂ……作動増幅器、Ｃ…
…PNP負荷型メモリセル、RY,RS……抵抗、Qa〜Qg,Qx,Q
y,Qz……トランジスタ、IH,IR,IY……電流源、X1〜Xn…
…Ｘ系デコード信号線、Y1〜Ym……Ｙ系デコード信号
線、WC,▲▼……書込制御信号線、FF……フリップ
フロップ、RW……リードライト制御回路、XD……Ｘ系デ
コーダ、YD……Ｙ系デコーダ、SPG……単発パルス発生
器。
セル周辺部の回路図、第２図は従来例のメモリセル周辺
部の回路図、第３図は本発明の第２実施例のメモリセル
周辺部の回路図である。 Ａ……RS型フリップフロップ、Ｂ……作動増幅器、Ｃ…
…PNP負荷型メモリセル、RY,RS……抵抗、Qa〜Qg,Qx,Q
y,Qz……トランジスタ、IH,IR,IY……電流源、X1〜Xn…
…Ｘ系デコード信号線、Y1〜Ym……Ｙ系デコード信号
線、WC,▲▼……書込制御信号線、FF……フリップ
フロップ、RW……リードライト制御回路、XD……Ｘ系デ
コーダ、YD……Ｙ系デコーダ、SPG……単発パルス発生
器。
Claims (1)
- 【請求項１】データを保持する保持電流を流す保持電流
供給用エミッタと、保持したデータを読出すための読出
電流供給用エミッタとからなるマルチエミッタ型のPNP
負荷型メモリセルを用い、選択されたメモリセルに流す
読出電流を時間的に制限する制限回路と、該メモリセル
から読出された読出情報をセンス信号として読出して保
持する保持回路と、を有する半導体記憶装置であって、
前記読出電流供給用エミッタが一定時間上記読出電流を
流し、前記読出電流に基づく該メモリセルからの読出情
報を読出して前記保持回路に保持した後、前記制限回路
は前記読出電流を制限することを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299954A JP3022567B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299954A JP3022567B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146187A JPH02146187A (ja) | 1990-06-05 |
| JP3022567B2 true JP3022567B2 (ja) | 2000-03-21 |
Family
ID=17878969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299954A Expired - Lifetime JP3022567B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022567B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177191A (ja) * | 1984-09-25 | 1986-04-19 | Hitachi Ltd | 半導体メモリ |
| JPS6280895A (ja) * | 1985-10-04 | 1987-04-14 | Fujitsu Ltd | 半導体メモリ |
| JPS63200388A (ja) * | 1987-02-16 | 1988-08-18 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-11-28 JP JP63299954A patent/JP3022567B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146187A (ja) | 1990-06-05 |
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