JPS6047666B2 - 半導体記憶装置の書込み方式 - Google Patents
半導体記憶装置の書込み方式Info
- Publication number
- JPS6047666B2 JPS6047666B2 JP56011973A JP1197381A JPS6047666B2 JP S6047666 B2 JPS6047666 B2 JP S6047666B2 JP 56011973 A JP56011973 A JP 56011973A JP 1197381 A JP1197381 A JP 1197381A JP S6047666 B2 JPS6047666 B2 JP S6047666B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、静止型半導体記憶装置へのデータ書込み方式
に関する。
に関する。
バイポーラ型のスタティックＲＡＭは第１図に示すよう
にフリップフロップからなるメモリセルＭ、Ｏ、Ｍｏ、
・・・・・・をマトリックス状に並べ、ワード線Ｗ。
にフリップフロップからなるメモリセルＭ、Ｏ、Ｍｏ、
・・・・・・をマトリックス状に並べ、ワード線Ｗ。
、Ｗ、・・・・・・およびビット線氏、Ｂ、・・・・・
・に接続してなる。Ｗｏｈ、Ｗｌｈは負側ワード線又は
ホールド線、ビット線に付した氏。、Ｂｏ、などの０、
１は対になつて使用されるビット線の左、右のものを識
別する符号である。第２図はメモリセルＭＭ、Ｍ、、・
・・・・・の一例を示し、本例ではこれは抵抗負荷Ｒ１
、Ｒ２とマルチエミッタ型トランジスタＱ１、Ｑ２から
なる。メモリセルはフリップフロップであるから一方の
トランジスタがオンならば他方のトランジスタはオフで
ある。
・に接続してなる。Ｗｏｈ、Ｗｌｈは負側ワード線又は
ホールド線、ビット線に付した氏。、Ｂｏ、などの０、
１は対になつて使用されるビット線の左、右のものを識
別する符号である。第２図はメモリセルＭＭ、Ｍ、、・
・・・・・の一例を示し、本例ではこれは抵抗負荷Ｒ１
、Ｒ２とマルチエミッタ型トランジスタＱ１、Ｑ２から
なる。メモリセルはフリップフロップであるから一方の
トランジスタがオンならば他方のトランジスタはオフで
ある。
今、Ｑ、オン、Ｑ。オフとするとＡ点電位がＬ（ロー）
レベル、Ｂ点電位がＨ（ハイ）レベルである。ワード線
が選択されると該ワード線はＨレベル例えばＶｃｃにな
り、Ａ、Ｂ点電位つまりセル内部電位はＨ側がほゞＶｃ
ＣＮＬ側がそれより負荷抵抗での電圧降下を差引いたも
のになる。この電位はビット線Ｂ。、Ｂ１に伝えられ、
読出し用トランジスタＱａ、Ｑ、の一方をオンにする。
本例ではＱ１がオン、Ｂ点電位がＨであるからビット線
Ｂ。がＨ、Ｂ１がＬであり、エミッタを定電流源ちに共
通に接続してカレントスイッチ型の差動増幅器を構成す
るトランジスタＱ、Ｑ。は、Ｑ３がオン、（がオフとな
る。このオンオフ状態はセンスアンプＳＡにより感知さ
れ、セル記憶データの読出し出力となる。書込みはメモ
リセルのオフ側のトランジスタをオンにする、又はそれ
に加えてオン側のトランジスタをオフにすることにより
行なう。
レベル、Ｂ点電位がＨ（ハイ）レベルである。ワード線
が選択されると該ワード線はＨレベル例えばＶｃｃにな
り、Ａ、Ｂ点電位つまりセル内部電位はＨ側がほゞＶｃ
ＣＮＬ側がそれより負荷抵抗での電圧降下を差引いたも
のになる。この電位はビット線Ｂ。、Ｂ１に伝えられ、
読出し用トランジスタＱａ、Ｑ、の一方をオンにする。
本例ではＱ１がオン、Ｂ点電位がＨであるからビット線
Ｂ。がＨ、Ｂ１がＬであり、エミッタを定電流源ちに共
通に接続してカレントスイッチ型の差動増幅器を構成す
るトランジスタＱ、Ｑ。は、Ｑ３がオン、（がオフとな
る。このオンオフ状態はセンスアンプＳＡにより感知さ
れ、セル記憶データの読出し出力となる。書込みはメモ
リセルのオフ側のトランジスタをオンにする、又はそれ
に加えてオン側のトランジスタをオフにすることにより
行なう。
例えば左側のトランジスタＱ、がオン、右側のトランジ
スタＱ２がオフのとき書込み用トランジスタＱ５、Ｑ６
の一方のベース電位ＤをＬレベルにすると、定電流Ｊ源
１、と共にカレントスイッチを組むトランジスタＱ。と
Ｑ。ではＱ２がオンとなり、この結果Ｑ、がオフになり
、状態反転即ち書込みが行なわれる。書込みは第３図を
に示すように一方の電位Ｄ従つて一方のビット線Ｂ、の
電位をＬとして行なう他に、夕同図ａに示すように他方
の電位Ｃ従つて他方のビット線氏の電位もＨとする方式
もある。この場合はメモリセルのトランジスタＱ、とカ
レントスイッチを組むトランジスタＱ５がオンＱ、はオ
フとし、Ａ点電位を上昇させるのでトランジスタＱ２の
オンを促進する。即ち第３図ａのように一方のビット線
電位を下げると共に他方のビット線電位を上げると書込
みは速くなり、延いては書込みパルス帖アＷを、一方の
ビット線電位のみ下げの方式ｂより小にすることができ
る。ところで各部電位波形は実際には振動を伴なつてお
り、第３図ａの場合はその右側部分に示すように、書込
み終了で電位Ｃ，Ｄ共に読取りレベルＲＬに戻るとき、
直ちには該レベルにはならないで減衰振動したのち該レ
ベルに落ち付く。
スタＱ２がオフのとき書込み用トランジスタＱ５、Ｑ６
の一方のベース電位ＤをＬレベルにすると、定電流Ｊ源
１、と共にカレントスイッチを組むトランジスタＱ。と
Ｑ。ではＱ２がオンとなり、この結果Ｑ、がオフになり
、状態反転即ち書込みが行なわれる。書込みは第３図を
に示すように一方の電位Ｄ従つて一方のビット線Ｂ、の
電位をＬとして行なう他に、夕同図ａに示すように他方
の電位Ｃ従つて他方のビット線氏の電位もＨとする方式
もある。この場合はメモリセルのトランジスタＱ、とカ
レントスイッチを組むトランジスタＱ５がオンＱ、はオ
フとし、Ａ点電位を上昇させるのでトランジスタＱ２の
オンを促進する。即ち第３図ａのように一方のビット線
電位を下げると共に他方のビット線電位を上げると書込
みは速くなり、延いては書込みパルス帖アＷを、一方の
ビット線電位のみ下げの方式ｂより小にすることができ
る。ところで各部電位波形は実際には振動を伴なつてお
り、第３図ａの場合はその右側部分に示すように、書込
み終了で電位Ｃ，Ｄ共に読取りレベルＲＬに戻るとき、
直ちには該レベルにはならないで減衰振動したのち該レ
ベルに落ち付く。
メモリは書込みが終了すると読取リモートになるが、そ
の際上記の如き振動があるとセンスアンプ出力には第３
図ｃに示すようなヒゲＰが現われる。これは、書込み後
直ちに読取るような場合にエラーを招く恐れがある。ヒ
ゲの原因は電位Ｃの立下りおよび電位Ｄの立上り時に生
じる振動にあるが、特に電位立下り時に大きな振動が生
じ、これがヒゲ発生の主因である。従つて第３図ｂの書
込み方式では余り生じないが、この方式は前述のように
書込み所要時間が大という欠点がある。本発明は、書込
み時間は短かくてよく、しかもヒゲ発生などの書込み後
特性不良がない、メモリ書込み方式を得ようとするもの
である。
の際上記の如き振動があるとセンスアンプ出力には第３
図ｃに示すようなヒゲＰが現われる。これは、書込み後
直ちに読取るような場合にエラーを招く恐れがある。ヒ
ゲの原因は電位Ｃの立下りおよび電位Ｄの立上り時に生
じる振動にあるが、特に電位立下り時に大きな振動が生
じ、これがヒゲ発生の主因である。従つて第３図ｂの書
込み方式では余り生じないが、この方式は前述のように
書込み所要時間が大という欠点がある。本発明は、書込
み時間は短かくてよく、しかもヒゲ発生などの書込み後
特性不良がない、メモリ書込み方式を得ようとするもの
である。
本発明は複数のワード線とビット線対との各交点にスタ
ティックメモリセルを接続し、“１゛，゜“０゛２値書
込みデタに応じてビット線対の電位を変え、メモリセル
の一方のトランジスタをオン、他方をオフにして書込み
を行なう半導体記憶装置の書込み方式において、該書込
みデータに応じてビット線対の一方をＬレベルにしそし
て同時に他方をＨレベ．ルにし、かつ該Ｈレベルの期間
はＬレベルの期間より短かくすることを特徴とするが、
次に実施例を参照しながらこれを詳細に説明する。本発
明では第４図ａに示すように、メモリセルの書込みに際
し、ビット線の一方をＬレベルに二し、他方をＨレベル
にするが、Ｈレベルにするのは最初のみとし、その後は
他方がまだＬレベルである間に読取レベルＲＬへ戻して
しまう。
ティックメモリセルを接続し、“１゛，゜“０゛２値書
込みデタに応じてビット線対の電位を変え、メモリセル
の一方のトランジスタをオン、他方をオフにして書込み
を行なう半導体記憶装置の書込み方式において、該書込
みデータに応じてビット線対の一方をＬレベルにしそし
て同時に他方をＨレベ．ルにし、かつ該Ｈレベルの期間
はＬレベルの期間より短かくすることを特徴とするが、
次に実施例を参照しながらこれを詳細に説明する。本発
明では第４図ａに示すように、メモリセルの書込みに際
し、ビット線の一方をＬレベルに二し、他方をＨレベル
にするが、Ｈレベルにするのは最初のみとし、その後は
他方がまだＬレベルである間に読取レベルＲＬへ戻して
しまう。
このようにすれば立上りによる振動は書込み中に行なわ
れてしまい、書込み終了直後のビット線レベルに４影響
を与えることはない。しかもＨレベル期間はあるのでオ
ン側のトランジスタのオフは積極的に行なうことができ
、延いては書込み所要時間を短縮できる。Ｈレベルにす
る期間は数ＮＳｅｃもあれば充分である。ちなみにＬレ
ベル期間つまり書込み時間はメモリによつて異なるが例
えば１０ｒ１ＳｅＣである。図示の一部Ｈレベルという
書込み波形は簡単に発生することが可能であり、第５図
にその７一例を示す。第５図でＧは書込み信号ＷＥと同
じ信号Ｓ１およびその反転信号Ｓ２を発生するゲート回
路、ＤＬは信号Ｓ２を時間Ｔ１だけ遅延させる回路、？
はその遅延信号をレベルΔＬだけシフトして信号Ｓ３を
生θじるレベルシフト回路、Ｑ７，Ｑ８およびＱ９，Ｑ
ＩＯは定電流？２，１３と共にカレントスイッチを構成
するトランジスタである。
れてしまい、書込み終了直後のビット線レベルに４影響
を与えることはない。しかもＨレベル期間はあるのでオ
ン側のトランジスタのオフは積極的に行なうことができ
、延いては書込み所要時間を短縮できる。Ｈレベルにす
る期間は数ＮＳｅｃもあれば充分である。ちなみにＬレ
ベル期間つまり書込み時間はメモリによつて異なるが例
えば１０ｒ１ＳｅＣである。図示の一部Ｈレベルという
書込み波形は簡単に発生することが可能であり、第５図
にその７一例を示す。第５図でＧは書込み信号ＷＥと同
じ信号Ｓ１およびその反転信号Ｓ２を発生するゲート回
路、ＤＬは信号Ｓ２を時間Ｔ１だけ遅延させる回路、？
はその遅延信号をレベルΔＬだけシフトして信号Ｓ３を
生θじるレベルシフト回路、Ｑ７，Ｑ８およびＱ９，Ｑ
ＩＯは定電流？２，１３と共にカレントスイッチを構成
するトランジスタである。
信号Ｓｌ，Ｓ３等の波形を第４図ｂに示す。か）る信号
Ｓｌ，Ｓ３を受けるとトランジスタＱ７，Ｑ８は、時点
ｔ１まで及びＴ２以降は信号ＳＳｌがＳ２よりＨレベル
であるからＱ８がオン、Ｑ７がオフであり、時点Ｔｌ，
ｔ２の間がこの逆となる。トランジスタＱ９，ＱｌＯを
含むカレントスイッチはカレントスイッチＱ７，Ｑ８の
出力（トランジスタＱ８のコレクタ側電位）および信号
Ｓ１を受け時点ち，）１２間Ｔ２のみトランジスタＱ９
がオン、ＱｌＯがオフ、それ以外の期間ではＱｌＯがオ
ン、ｑがオフとなる。か）るトランジスタｑがコレクタ
Ｘが第６図の書込み増幅器ＷＡに加えれる。第６図では
Ｑｌｌ〜Ｑｌ３はトランジスタ、！は定電流源、Ｄｌ，
Ｄ２はダイオードであるＤ，４は書込みデータ“゜１゛
，“６０゛に応じてＨ，Ｌとなる信号で、例えばデータ
゜“１゛のときｄ＝Ｈ，且＝Ｌとすればデータ“゜０゛
５ではこの逆となる。
Ｓｌ，Ｓ３を受けるとトランジスタＱ７，Ｑ８は、時点
ｔ１まで及びＴ２以降は信号ＳＳｌがＳ２よりＨレベル
であるからＱ８がオン、Ｑ７がオフであり、時点Ｔｌ，
ｔ２の間がこの逆となる。トランジスタＱ９，ＱｌＯを
含むカレントスイッチはカレントスイッチＱ７，Ｑ８の
出力（トランジスタＱ８のコレクタ側電位）および信号
Ｓ１を受け時点ち，）１２間Ｔ２のみトランジスタＱ９
がオン、ＱｌＯがオフ、それ以外の期間ではＱｌＯがオ
ン、ｑがオフとなる。か）るトランジスタｑがコレクタ
Ｘが第６図の書込み増幅器ＷＡに加えれる。第６図では
Ｑｌｌ〜Ｑｌ３はトランジスタ、！は定電流源、Ｄｌ，
Ｄ２はダイオードであるＤ，４は書込みデータ“゜１゛
，“６０゛に応じてＨ，Ｌとなる信号で、例えばデータ
゜“１゛のときｄ＝Ｈ，且＝Ｌとすればデータ“゜０゛
５ではこの逆となる。
読取り時には書込み信号ＷＥがＨであり、従つて←ラン
ジスタＱｌ３がオンで出力Ｃ，Ｄは共に同じ電位（読取
レベルＲＬ）になる。書込み時にはＷＥ＝Ｌでトランジ
スタＱｌ３はオフ、従つて書込みデータに応じてトラン
ジスタＱｌｌ，Ｑｌ２の一方がオン、他方がオフとなり
、この結果出力Ｃ，Ｄは一方がＨレベル他方がＬレベル
となる。そして読取り時には定電流？４の電流の１１２
が負荷抵抗、ダイオードＤｌ９Ｄ２〜トランジスタＱｌ
ｌ９Ｑｌ２に流れて該負荷抵抗に電圧降下を生じ、書込
み時には該電流の全部が負荷抵抗に流れ又は流れない（
電流変）ので読取りレベルＲＬｌ書込み時Ｈ，Ｌレベル
は第３図ａまたは第４図ａに示す如くなる。そして前記
のトランジスタＱ９のコレクタＸがトランジスタＱｌ３
のコレクタに接続されていると、期間Ｔ２に入いると出
力Ｄ，ＣのうちのＨレベル側がダイオードＤ１またはＤ
２を通してトランジスタＱ９によりクランプされ、読取
りレベルＲＬに落される。レベルをこのようにするには
例えば定電流源１３を１ノ２にしておけばよい。こうし
て第４図ａに示す波形Ｃ，Ｄが得られ、これが第１図の
トランジスタＱ５，Ｑ６のベースに加えられる。以上説
明したように本発明によれば、高速書込みが可能でかつ
書込み後の特性がよい書込み方式が得られる。
ジスタＱｌ３がオンで出力Ｃ，Ｄは共に同じ電位（読取
レベルＲＬ）になる。書込み時にはＷＥ＝Ｌでトランジ
スタＱｌ３はオフ、従つて書込みデータに応じてトラン
ジスタＱｌｌ，Ｑｌ２の一方がオン、他方がオフとなり
、この結果出力Ｃ，Ｄは一方がＨレベル他方がＬレベル
となる。そして読取り時には定電流？４の電流の１１２
が負荷抵抗、ダイオードＤｌ９Ｄ２〜トランジスタＱｌ
ｌ９Ｑｌ２に流れて該負荷抵抗に電圧降下を生じ、書込
み時には該電流の全部が負荷抵抗に流れ又は流れない（
電流変）ので読取りレベルＲＬｌ書込み時Ｈ，Ｌレベル
は第３図ａまたは第４図ａに示す如くなる。そして前記
のトランジスタＱ９のコレクタＸがトランジスタＱｌ３
のコレクタに接続されていると、期間Ｔ２に入いると出
力Ｄ，ＣのうちのＨレベル側がダイオードＤ１またはＤ
２を通してトランジスタＱ９によりクランプされ、読取
りレベルＲＬに落される。レベルをこのようにするには
例えば定電流源１３を１ノ２にしておけばよい。こうし
て第４図ａに示す波形Ｃ，Ｄが得られ、これが第１図の
トランジスタＱ５，Ｑ６のベースに加えられる。以上説
明したように本発明によれば、高速書込みが可能でかつ
書込み後の特性がよい書込み方式が得られる。
第１図はスタティックメモリの説明図、第２図はそのメ
モリセルの一例を示す回路図、第３図は該メモリで生じ
る問題を説明する図、第４図は本発明方式を説明する図
、第５図および第６図は本発明の実施例を示す回路図で
ある。 図面でＷ。
モリセルの一例を示す回路図、第３図は該メモリで生じ
る問題を説明する図、第４図は本発明方式を説明する図
、第５図および第６図は本発明の実施例を示す回路図で
ある。 図面でＷ。
Claims (1)
- １ 複数のワード線とビット線対との各交点にスタティ
ックメモリセルを接続し、“１”、“０”、２値書込み
データに応じてビット線対の電位を変え、メモリセルの
一方のトランジスタをオン、他方をオフにして書込みを
行なう半導体記憶装置の書込み方式において、該書込み
データに応じてビット線対の一方をＬレベルにしそして
同時に他方をＨレベルにし、かつ該Ｈレベルの期間はＬ
レベルの期間より短かくすることを特徴とした半導体記
憶装置の書込み方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56011973A JPS6047666B2 (ja) | 1981-01-29 | 1981-01-29 | 半導体記憶装置の書込み方式 |
| EP82300382A EP0057557B1 (en) | 1981-01-29 | 1982-01-26 | Method for writing in static semiconductor memory |
| DE8282300382T DE3278592D1 (en) | 1981-01-29 | 1982-01-26 | Method for writing in static semiconductor memory |
| US06/343,163 US4493059A (en) | 1981-01-29 | 1982-01-27 | Circuit and method for writing in a semiconductor memory device |
| IE189/82A IE54366B1 (en) | 1981-01-29 | 1982-01-28 | Method for writing in static semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56011973A JPS6047666B2 (ja) | 1981-01-29 | 1981-01-29 | 半導体記憶装置の書込み方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57127988A JPS57127988A (en) | 1982-08-09 |
| JPS6047666B2 true JPS6047666B2 (ja) | 1985-10-23 |
Family
ID=11792543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56011973A Expired JPS6047666B2 (ja) | 1981-01-29 | 1981-01-29 | 半導体記憶装置の書込み方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4493059A (ja) |
| EP (1) | EP0057557B1 (ja) |
| JP (1) | JPS6047666B2 (ja) |
| DE (1) | DE3278592D1 (ja) |
| IE (1) | IE54366B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771404A (en) * | 1984-09-05 | 1988-09-13 | Nippon Telegraph And Telephone Corporation | Memory device employing multilevel storage circuits |
| US4864539A (en) * | 1987-01-15 | 1989-09-05 | International Business Machines Corporation | Radiation hardened bipolar static RAM cell |
| EP0446847B1 (en) * | 1990-03-12 | 1998-06-17 | Nec Corporation | Semiconductor memory device having improved write function |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3919566A (en) * | 1973-12-26 | 1975-11-11 | Motorola Inc | Sense-write circuit for bipolar integrated circuit ram |
| JPS51114834A (en) * | 1975-04-02 | 1976-10-08 | Hitachi Ltd | Semiconductor memory |
| US4168539A (en) * | 1978-09-15 | 1979-09-18 | Gte Laboratories Incorporated | Memory system with row clamping arrangement |
| JPS5589980A (en) * | 1978-11-27 | 1980-07-08 | Nec Corp | Semiconductor memory unit |
| US4272811A (en) * | 1979-10-15 | 1981-06-09 | Advanced Micro Devices, Inc. | Write and read control circuit for semiconductor memories |
-
1981
- 1981-01-29 JP JP56011973A patent/JPS6047666B2/ja not_active Expired
-
1982
- 1982-01-26 EP EP82300382A patent/EP0057557B1/en not_active Expired
- 1982-01-26 DE DE8282300382T patent/DE3278592D1/de not_active Expired
- 1982-01-27 US US06/343,163 patent/US4493059A/en not_active Expired - Fee Related
- 1982-01-28 IE IE189/82A patent/IE54366B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0057557B1 (en) | 1988-06-01 |
| EP0057557A2 (en) | 1982-08-11 |
| EP0057557A3 (en) | 1985-11-27 |
| IE820189L (en) | 1982-07-29 |
| IE54366B1 (en) | 1989-09-13 |
| US4493059A (en) | 1985-01-08 |
| JPS57127988A (en) | 1982-08-09 |
| DE3278592D1 (en) | 1988-07-07 |
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