KR100284371B1 - 기록 인에이블 제어 워드 라인을 갖는 비동기 집적 회로 메모리 및 집적 회로 메모리 - Google Patents

기록 인에이블 제어 워드 라인을 갖는 비동기 집적 회로 메모리 및 집적 회로 메모리 Download PDF

Info

Publication number
KR100284371B1
KR100284371B1 KR1019930011057A KR930011057A KR100284371B1 KR 100284371 B1 KR100284371 B1 KR 100284371B1 KR 1019930011057 A KR1019930011057 A KR 1019930011057A KR 930011057 A KR930011057 A KR 930011057A KR 100284371 B1 KR100284371 B1 KR 100284371B1
Authority
KR
South Korea
Prior art keywords
bit line
signal
transistor
row address
row
Prior art date
Application number
KR1019930011057A
Other languages
English (en)
Other versions
KR940001155A (ko
Inventor
디. 베이더 마크
더블유. 죤스 케네스
엘. 왕 칼
장 레이
Original Assignee
비센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 비센트 비. 인그라시아
Publication of KR940001155A publication Critical patent/KR940001155A/ko
Application granted granted Critical
Publication of KR100284371B1 publication Critical patent/KR100284371B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

판독 사이클과 기록 사이클을 수행하는 메모리(20)는 워드 라인(32)과 비트라인쌍(34)의 교차 지점에 위치된다. 기록 제어 회로(44)는 기록 인에이블 신호(write enable signal)를 수신한다. 기록 인에이블 신호의 논리 상태는 데이터를 메모리(20)에 기록하거나 메모리(20)로부터 데이터를 판독하는 것을 결정한다. 메모리(20)는 워드 라인(32)을 선택하는 행 어드레스 디코더를 포함한다. 기록 사이클 동안, 기록 제어 회로(44)와 단측 지연 회로(45)에 의해 발생된 제어 신호가 행 프리디코더(42)에 공급된다. 이전의 행 어드레스가 래치되고, 상기 기록 인에이블 신호가 판독 사이클을 시작하기 위해 상태를 변화시킬 때까지 새로운 어드레스가 새로운 워드 라인을 선택하는 것을 막는다. 기록 인에이블 신호로 워드 라인의 선택을 제어하면, 판독 사이클이 시작되기 전에 비트 라인 균등화를 발생시킬 수 있게 한다.

Description

기록 인에이블 제어 워드 라인을 갖는 비동기 직접 회로 메모리 및 집적 회로 메모리
제1도는 본 발명에 따른 집적화된 회로 메모리의 블록도.
제2도는 본 발명에 따른 제1도의 행 프리디코더(predecoder)의 일부의 부분 블록 개략도.
제3도는 본 발명에 따른 제1도의 메모리의 다양한 신호의 타이밍도.
제4도는 본 발명에 따른 제1도의 메모리의 기록 제어 회로의 일부의 부분 블록 개략도.
제5도는 본 발명에 따른 제1도의 메모리의 단측 지연 회로의 개략도.
* 도면의 주요부분에 대한 부호의 설명
38 : 행 셀렉터 40 : 어드레스 버퍼
41 : 블록 조직 42 : 행 프리디코더
43 : 열 프리디코더 44 : 기록 제어 회로
45 : 단측 지연 회로 46 : 데이터 I/O 회로
[본 발명의 기술분야]
본 발명은 일반적으로 집적 회로 메모리에 관한 것으로, 특히 기록 인에이블 제어 워드 라인(write enable controlled word line)을 포함하는 집적 회로 메모리에 관한 것이다.
[본 발명의 배경]
스태틱 랜덤 억세스 메모리(static random access memory; SRAM)와 같은 집적 회로 메모리는 일반적으로 다수의 행과 열로 구성된 메모리 셀의 어레이로서 구현된다. 어레이는 메모리 셀의 블록으로 분할될 수도 있다. 상기 메모리 셀은 메모리 셀로부터 데이터를 판독하거나 또는 상기 메모리 셀에 데이터를 기록하기 위해서 블록, 행 및 열 디코더를 통해 어드레스될 수 있다. 각 메모리 셀은 한 행과 한 열의 교점에서 유일한 어드레스를 갖는다. 메모리 셀로부터 데이터의 판독과 메모리 셀로의 데이터의 기록에 상기 비트 라인쌍이 공통으로 사용된다. 통상적으로, 기록 인에이블 신호가 논리 하이(또는 비활성)일 때, 메모리로부터 데이터가 판독되며, 기록 인에이블 신호가 논리 로우(또는 활성)일 때, 메모리에 데이터가 기록된다. 판독 사이클 동안 하나의 워드 라인이 메모리 셀의 어드레스된 행을 선택하고, 한 쌍의 상보성 비트 라인이 상기 어드레스된 행과 감지 증폭기 사이에 상기 데이터 비트를 전송한다. 상기 데이터는 상기 상보성 비트 라인상에 비교적 적은 차동 전압의 형태로 존재한다. 감지 증폭기는 상기 차동 전압을 검출 및 증폭시켜, 판독 전역 데이터 라인(read global data line)을 통해서 그 결과를 집적 회로 메모리의 데이터 출력단으로 전송한다.
기록 사이클 동안, 상기 비트 라인상에 비교적 큰 차동 신호가 제공되어, 선택된 메모리 셀의 내용을 중복기재 하게 한다. 기록 사이클이 끝날 즈음에는, 비트 라인쌍에 남아 있는 상기 차동 전압이 비교적 낮은 레벨로 감소되어야 하며, 따라서, 그 다음 판독 사이클 동안 상기 데이터가 메모리 셀내에 틀리게 기록되지 않게 된다. 또한, 상기 비트 라인쌍상의 차동 전압도 재빨리 감소되어져야 하며, 따라서, 판독 사이클이 불필요하게 확장되지 않게 된다. 이런 과정은 기록 복구, 또는 비트 라인 균등화라 칭해진다. 비트 라인 균등화는 데이터가 중복 기재되지 않고 판독 사이클 동안 올바른 데이터가 빨리 감지되도록 하기 위해서, 비트 라인쌍의 전압이 충분히 차단되게 한다. 비트 라인쌍의 기록 복구는 TWHAX(기록 신호 하이 어드레스 무효; write signal high to an address invalid)로서 공지된 타이밍 명세(timing specification) 내에 실시된다. TWHAX는 본질적으로 판독 사이클의 개시와 메모리 어레이에서 다른 영역을 선택하기 위한 어드레스의 전환 사이의 시간 구간을 의미한다. 이 시간 동안, 기록 복구 또는 비트 라인 균등화가 발생하여, 그 다음 판독 사이클 동안 데이터가 중복 기재되어지는 것을 방지한다. 기록복구를 위한 시간 주기는 비트 라인 균등화가 발생할 수 있도록 충분히 길어야 하나, 너무 길어서 판독 사이클이 불필요하게 지연되어서는 안된다. 0 인 최소 시간은 보통 TWHAX 타이밍 명세로서 주어진다.
기록 인에이블 신호가 논리 하이가 되기 전에 어드레스가 변한 경우, TWHAX는 부의 값이라 고려되고 비트 라인 균등화는 그 워드 라인이 변화하기 전에 완결되지 않을 수도 있어, 데이터 신뢰성의 문제를 야기시킨다. 만일 상기 어드레스가 이전의 워드 라인과 동일한 블록내에서 새로운 워드 라인을 선택하는 경우라면 상기 문제는 더 심각해지는데, 그 이유는 한 블록내에서의 어드레스 변경에 요구되는 시간이 더 적기 때문이다. 판매를 위해서는 TWHAX 명세는 일치되어야 할 뿐만 아니라 뛰어나야 한다. 기록 사이클에서 판독 사이클로 변화하기 이전에 수 나노세컨드(nanoseconds) 동안 발생하는 어드레스 변화에 대해선 메모리가 무시하는 것이 바람직한 데, 그 이유는 기록 인에이블 신호가 변화하기 이전에 상기 어드레스가 변화하지 않는다는 것을 사용자가 보장하기 어려울 수도 있기 때문이다. 이런 어려움은, 인쇄 회로판 설계산 문제(printed circuit board layout problems) 뿐만 아니라 사용자 스스로가 타이밍을 정한 회로에서 발생할 수도 있다.
[발명의 개요]
따라서, 한 형태로 기록 사이클과 판독 사이클을 가진 집적 회로 메모리가 제공된다. 기록 사이클은 제 1 논리 상태에 있는 기록 인에이블 신호에 의해 지시되며, 이때에 선택된 비트 라인쌍을 통해서 선택된 메모리 셀내에 데이터를 기록한다. 판독 사이클은 제 2 논리 상태인 기록 인에이블 신호에 의해 지시되며, 이때에 선택된 비트 라인쌍상에 제공된 데이터를 판독한다. 다수의 메모리 셀은 워드라인과 비트 라인쌍에 접속된다. 각각의 메모리 셀은 자신이 접속되어 있는 워드라인이 인에이블될 때 자신이 접속되어 있는 비트 라인쌍으로부터 데이터를 수신한다. 행 디코딩 부분은 행 어드레스 신호를 수신하고 그 행 어드레스에 응답하여 워드 라인을 인에이블시킨다. 비트 라인 균등화 부분이 상기 비트 라인쌍에 접속된다. 상기 비트 라인 균등화부분은 기록 사이클의 종료시에 상기 비트 라인쌍상의 전압을 균등화시킨다. 상기 기록 인에이블 신호가 제 1 논리 상태에서 제 2 논리 상태로 변화할 때까지 행 어드레스 신호가 상기 워드 라인중의 다른 한 워드 라인을 선택하는 것을 방지하기 위한 회로가 포함되어 있다. 상기 및 다른 특징 및 이점은 첨부한 도면과 관련하여 이하 상세한 설명에서 보다 명백히 이해될 것이다.
[양호한 실시예의 설명]
제1도는 본 발명에 따른 메모리(20)를 도시한 블록도이다. 메모리(20)는 메모리 블록(22), 행 선택 회로(38), 어드레스 버퍼(40), 행 프리디코더(rowpredecoder; 42), 블록 로직(41), 열 프리디코더(43), 기록 제어 회로(44), 단측지연 회로(45), 데이터 I/O 회로(46), 기록 전역 데이터 라인(47; write global data line) 및 판독 전역 데이터 라인(50; read global data line)을 포함한다. 메모리 블록(22)은 비트 라인 균등화 블록(24), 메모리 어레이(26), 열 로직/디코더(28), 메모리 셀(30), 워드 라인(32), 그리고 비트 라인쌍(34)을 포함한다. 메모리 블록(22)은 메모리(20)의 대표적인 메모리 블록이며, 그 외에도 다른 메모리 블록이 메모리(20)에 존재한다. 메모리 어레이(26)는 128 비트 라인쌍과 512 워드라인을 포함한다. 메모리 셀은 워드 라인과 비트 라인쌍의 교차된 지점에 위치한다. 대표적인 메모리 셀(30)은 제1도에 도시되어 있으며, 워드 라인(32)과 비트라인쌍(34)에 접속된다. 비트 라인쌍(34)은 비트 라인 (36 및 37)을 포함한다. 기록 전역 데이터 라인(47)은 기록 전역 데이터 라인(48)과 기록 전역 데이터 라인(49)을 포함한다. 판독 전역 데이터 라인(50)은 판독 전역 데이터 라인(51)과 판독 전역 데이터 라인(52)을 포함한다.
기록 제어 회로(44)는 ECL(에미터 결합 로직; emitter-coupled logic) 레벨 외부 기록 인에이블 신호(W라 칭함)와 ECL레벨 외부 칩 선택 신호(라 칭함)를 입력으로 수신한다. 그에 대한 응답으로 기록 제어 회로(44)는 코어 기록 신호(core write signal;라 칭함)와 내부 칩 선택 신호(라 칭함), 그리고 상이한 내부 기록 신호(WI 와라 칭함)를 각각 제공한다. 단측 지연 회로(45)는 내부 기록 신호(WI 및)을 입력받아, CMOS(complementarymetal-oxide-semiconductro)로직 레벨에서 단측 지연 제어 신호(WED)를 제공한다.
ELC 응용을 위해, VDD는 일반적으로 부 전원 전압, -5.2 볼트인 Vss와 시스템 접지된다. ECL 로직 하이 전압은 본질적으로 VDD-VBE(베이스-에미터 다이오드 전압 강하)와 동일하고 ECL 로직의 저전압은 VDD-2VBE와 동일하다. CMOS 로직 레벨은 전원 전압의 전 레일(full rail)을 스윙할 수 있다.
어드레스 버퍼(40)는 어드레스 신호(ADDRESS)를 입력받아 버퍼 이용 구별된 행 어드레스(ROW ADDRESS), 버퍼 이용 구별된 블록 어드레스(BLOCK ADDRESS), 그리고 버퍼 이용 구별된 열 어드레스(COLUMN ADDRESS)를 발생시킨다. 블록 로직(41)은 블록 어드레스 신호(BLOCK ADRESS), 코어 기록 신호(), 그리고 내부 칩 선택 신호()를 입력받아서, 응답으로 비트 라인 균등화 신호(EQ)를 비트 라인 균등화 블록(24)에 제공하고, 블록 선택 신호(BS)를 행 셀렉트(38)에 제공한다. 다른 실시예에서는 상이한 수의 블록, 상이한 크기의 블록, 그리고 상이한 워드폭이 이용될 수 있다. 블록 로직(41)은 블록 선택 신호와 비트 라인 균등화 신호를 다른 메모리 블록에도 역시 제공한다.
행 프리디코더(42)는 구별된 행 어드레스 신호(ROW ADDRESS)와 단측 지연 제어 신호(WED)를 입력으로 수신한다. 그 응답으로 행 프리디코더(42)는 다수의 프리디코드된 행 어드레스 신호(PREDECODED ROW ADDRESS)를 행 셀렉트(38)에 제공한다. 열 프리디코더(43)는 구별된 열 어드레스 신호(COLUMN ADDRESS)를 입력받아서 그 응답으로 다수의 프리디코드된 열 어드레스 신호(PREDECODEDED COLUMN ADDRESS)를 열 로직/디코더(28)에 제공한다. 행 프리디코더(42)와 열 프리디코더(43)에 의해 입력받은 특정 어드레스 신호는 특별한 의미를 가지지 않지만 다른 실시예에서는 다를 수도 있다. 또한 행 및 열 프리디코더에 의해 실행되는 디코딩의 양도 다른 실시예에서는 상이할 수 있다.
한 실시예에서, 메모리 블록(22)은 64개의 메모리 블록 중의 하나이며, 64개의 블록은 각각 16개의 블록의 4등분으로 그룹화된다. 다른 메모리 블록은 명확성과 간략성을 위해 도시하지 않았다. 메모리 블록(22)에서, 행 셀렉트(38)는 블록 선택 신호(85)와 프리디코드된 행 어드레스를 입력받아, 그 응답으로 512개의 워드라인중의 하나를 선택한다. 메모리 어레이(26)내의 메모리 셀은 512 워드 라인과 128 비트 라인쌍의 교차 지점에 위치된다. 각각의 메모리 셀은 하나의 워드 라인과 하나의 비트 라인쌍에 접속된다. 각각의 비트 라인쌍은 메모리(20)의 기록 사이클 동안에는 메모리 셀에 대한 입력으로서의 기능을 하고 판독 사이클 동안에는 출력으로서의 기능을 한다. 대표적인 메모리 셀(30)은 워드 라인(32)과 비트라인쌍(34)에 접속된 것을 도시했다. 비트 라인 균등화 블록(24)은 블록 로직(41)으로부터 균등화 신호(EQ)를 받고, 메모리 어레이(26)의 128개의 비트 라인쌍 각각에 접속되어 있다. 블록 로직(41)은 상기 메모리 블록 중의 하나를 선택하기 위해 블록 선택 신호(BS)를 제공한다.
행 로직/디코더(28)는 대표적인 비트 라인쌍(34)을 포함하는 각각의 비트 라인쌍에 접속되고, 판독 전역 데이터 라인쌍(50) 및 기록 전역 데이터 라인쌍(47)에 접속된다. 기록 사이클 동안, 데이터 I/O 회로(46)는 단종단 데이터(single-ended Data)를 입력받아 구별된 데이터 신호(WGDL 및)를 기록 전역 데이터 라인(48 및 49)에 각각 제공한다. 판독 사이클 동안, 데이터 I/O 회로(46)는 구별된 데이터 신호 (RGDL 및)를 입력받아 전역 데이터 라인(51 및 52)을 각각 판독하고, 단종단 데이터 신호(DATA)를 제공한다. 양호한 실시예에서, 메묄(20)는 X1의 워드폭을 갖게 구성된다. 그러나, 메모리(20)는 또한 X2, X4 또는 X8의 워드폭을 갖도록 구성될 수도 있다. 다른 판독 전역 데이터 라인과 기록 전역 데이터 라인이 다른 워드폭을 지원하도록 존재하나 도시를 편하게 하기 위해 도시하지 않는다.
X1의 워드폭에 대해서, 메모리(20)는 22개의 어드레스 신호(A0 내지 A21)를 입력으로 수신한다. 어드레스 버퍼(40)는 열 어드레스 신호(A0 내지 A3), 블록 어드레스 신호(A4 내지 A7), 행 어드레스 신호(A10 내지 A16), 그리고 4개의 사분중의 하나를 선택하기 위한 4의 (quad) 어드레스 신호(A17 및 A18), 그리고 X1 옵션 어드레스 신호(A19 내지 A21)를 제공한다. 다른 워드폭에 대한 메모리(20)를 형성하려면 더 적은 수의 어드레스 신호가 요구된다.
메모리(20)로부터 데이터를 판독하기 위해, 기록 제어 회로(44)는 ECL 로직로우(활성)로서 외부 칩 선택 신호()를 그리고 ECL 로직 하이(비활성)로서 외부 기록 인에이블 신호()를 입력 수신한다. 신호 명칭 위의 바 또는 윗줄은 그 신호가 로직 로우에서 활성이라는 것을 나타낸다. 내부 기록 제어 신호(WI 및)에 응답하여, 단측 지연 회로(45)는 단측 지연 제어 신호(WED)를 판독 사이클 동안 로직 로우로서 제공한다. 내부 기록 신호(WI 및)와 내부 칩 선택 신호()는 기록 인에이블 신호(W)와 칩 선택 신호(CS)로부터 각각 완충된다. 블록 선택 신호(BS)는 블록 어드레스 신호(BLOCK ADDRESS)로부터 디코드되어 메모리(20)의 메모리 블록(22)을 선택한다. 한번에 오직 하나의 메모리 블록만이 선택될 수 있다. 행 프리디코더(42)는 버퍼 이용 구별된 행 어드레스 신호(ROW ADDRESS)로부터 디코드된 행 어드레스를 받아, 프리디코드된 행 어드레스(PREDECODED ROW ADDRESS)를 행 셀렉터 (38)에 제공하여 512개의 워드 라인중의 하나를 선택하게 되는데, 가령 이 경우는 워드 라인 32가 선택되었다. 128개의 메모리 셀이 각각의 워드 라인에 접속된다. 선택된 워드 라인에 접속된 각각의 메모리 셀은 상응하는 비트 라인쌍 위에 차동 전압의 형태로 자체 출력을 제공한다. 프리디코드된 열 어드레스 신호(PREDECODED COLUMN ADDRESS)가 열 로직/디코더 (28)에 제공된다. X1의 워드폭에 대해 열 논리/디코더(28)는 128개의 비트 라인쌍 중에서 하나의 비트 라인쌍을 선택한다. 가령, 비트 라인쌍 34가 이 실시예에서는 선택된다. 비트 라인쌍(34)이 선택되면, 열 로직/디코더(28)는 메모리 셀(30)에 의해서 비트 라인쌍(34)에 제공된 비교적 적은 차동 전압을 감지하고 나서 그것을 증폭시키고 상기 선택된 비트 라인을 판독 전역 데이터 라인쌍(50)에 접속시킨다. 판독 전역 데이터 라인쌍(50)은 메모리(20)내 8개의 판독 전역 데이터 라인쌍을 대표한다. 비트 라인쌍(34)으로부터의 차동 신호에 대응하는 판독 전역 데이터 라인쌍(50)으로부터의 차동 신호를 데이터 I/O 회로(46)가 입력받고 단종단 데이터 신호(DATA)를 제공한다. 판독 사이클 동안의 상기 차동 전압은 약 300 밀리볼트 정도이다.
기록 사이클 동안, 상기 데이터의 흐름은 반전되어야 할 필요가 있다. 메모리(20)에 데이터를 기록하기 위해서, 칩 선택 신호()는 로직 로우(활성)가 되며 기록 인에이블 신호()는 논리 상태 하이에서 논리 상태 로우로 상태 변환을 한다. 데이터 I/O 회로(46)는 메모리(20)에 기록될 하나의 데이터 비트를 받고, 대응하는 기록 전역 데이터 라인쌍(47) 위의 차동 신호로서 상기 데이터 비트를 제공한다. 기록 전역 데이터 라인쌍(47)은 메모리(20)내 8개의 기록 전역 데이터 라인쌍 중에서 대표로 표시했다. 블록 조직(41)은 상기 데이터 비트를 수신하게 될 메모리 블록을 선택한다. 열 프리디코더(43)는 기록 전역 데이터 라인쌍을 비트 라인쌍에 접속시키는 열 로직/디코더(28)에게 상기 프리디코드된 열 어드레스를 제공한다. 행 프리디코더는 프리디코드된 행 어드레스를 512개의 워드 라인 중에서 하나를 선택하는 행 셀렉트(38)에게 제공한다. 상기 판독 사이클내에서 처럼, 가능한 워드 라인 위에 위치된 메모리 셀은 데이터를 비트 라인쌍에 제공한다. 그러나, 열 로직/디코더(28)에 의해서 비트 라인쌍 위에서 구동된 전압차는 상기 메모리 셀의 구동 전압보다 크고 그 메모리 셀내에 기억된 비트를 중첩 기록한다. 기록 사이클 동안 비트 라인쌍 위에 구동된 상기 차동 전압은 약 3.0 볼트 정도이다. 기록 사이클의 종료시에, 비트 라인쌍 위의 상기 차동 전압은 충분히 작은 레벨로 감소되어져, 바로 다음의 판독 사이클 동안에 상기 데이터가 에러 없이 메모리 셀내에 기록될 수 있다. 상기 비트 라인쌍의 균등화는 비트 라인 균등화 블록(24)에 의해서 얻을 수 있다.
상기 기록 사이클은 기록 인에이블 신호()가 논리 상태 하이가 되는데 응답하여 종료된다. 선택된 비트 라인쌍 위의 차동 전압은 상기 어드레스가 상기 워드 라인을 변화시키기 전에 균등화되어야 한다. 이 시간 주기는 TWHAX 명세에 의해 상술된다. 상기 TWHAX 시간 주기는 제3도의 타이밍도에서 도시된다. 때때로, 다양한 이유에서 TWHAX는 상기 워드 라인이 변하기 전에 비트 라인 균등화를 허용하기에 불충분한 보유 기간을 갖기도 한다. 만일 비트 라인 균등화가 발생하기 전에 상기 워드 라인이 변한다면, 상기 기록 사이클 동안에 기록되는 데이터가 그 다음 판독 사이클 동안에 선택된 메모리 셀내에 기록될 수도 있어서, 데이터 신뢰성의 문제를 야기시킨다.
단측 지연 회로(45)는 단측 지연 제어 신호(WED)를 행 프리디코더(42)에 제공하여, 상기 프리디코드된 행 어드레스가 비트 라인의 균등화 이전에 변하는 것을 방지할 수 있게 한다. 프리디코드된 이전 행 어드레스가 래치되고, 프리디코드된 새 행 어드레스는 단측 지연 제어 신호(WED)가 논리 상태 로우가 될 때까지 행 프리디코더(42)를 떠나지 않고 남게 있게 된다. 상기 양호한 실시예에서, 상기 어드레스는 행 프리디코더(42)에 래치된다. 다른 실시예에서는 상기 행 어드레스가 어드레스 버퍼(40)와 행 셀렉트(38) 사이의 임의의 영역에 래치될 수 있다. 상기 어드레스를 래치시킬 장소를 결정하기 위해서는 메모리내 어드래스 신호의 갯수, 각각의 신호 패스 위의 전류 로딩(loading), 그리고 집적화된 회로 메모리의 설계(layout)가 고려되어야 한다. 또한, 또다른 실시예에서는 상기 열 어드레스가 상기 행 어드레스 대신에 래치될 수도 있다.
단측 지연 제어 신호(WED)는 논리 상태 하이에서 활성이 된다. 기록 인에이블 신호()가 논리 상태 하이에서 로우로 변할 때, 제어 신호(WED)는 논리 상태 로우에서 하이로 변하게 된다. 그리고 기록 인에이블 신호()가 논리 상태 하이에서 로우로 변할 때는, 단측 지연 회로(45)가 단측 지연 제어 신호(WED)의 논리 상태 로우에서 하이로의 천이를 지연시킨다. 이것이 단측 지연이라고 칭하는 이유이다. 단측 지연 제어 신호(WED)를 제공하는 회로는 제4도에 도시했으며 추후 설명된다. 기록 인에이블 신호를 이용해서 워드 라인 선택을 제어하는 것은, 새로운 어드레스가 비트 라인 균등화가 발생하기 전에 리플링(rippling)하는 것을 방지하여, 결과적으로 TWHAX 오류를 막을 수 있다.
제2도는 본 발명에 따른 제1도중의 행 프리디코더의 행 프리디코더부분(42a)에 과한 부분적인 블록 구성도를 도시한다. 행 프리디코더(42)는 제2도에서 도시한 행 프리디코더(42a)가 다수 포함되어 있다. 한 실시예에서 7개의 구별된 어드레스 신호가 어드레스 버퍼(40)에 의해서 행 프리디코더(42)에 제공된다. 행 프리디코더(42)내 24개의 행 프리디코더(42a) 회로부분은 이들 7개의 구별된 어드레스 신호를 받아서 24개의 프리디코드된 행 어드레스 신호를 제공한다.
행 프리디코더(42a)는 3개의 입력 단자를 갖는 NAND 게이트(56), 패스 게이트(57), 그리고 인에이블(58)을 포함한다. NAND 게이트(56)는 P 채널 트랜지스터(60,61 및 62), N 채널 트랜지스터(64,65,66,67,68 및 69), 그리고 NPN 트랜지스터 (63)를 포함한다. P 채널 트랜지스터(60)는 양의 전원 전압 단자(VDD)에 접속된 소스(source), 입력 신호(RO)를 받는 게이트(gate), 그리고 드레인(drain)을 갖고 있다. P 채널 트랜지스터(61)는 VDD에 접속된 소스, 입력 신호(R1)를 받는 게이트, 그리고 트랜지스터(60)의 드레인 단자에 접속된 드레인을 갖는다. P 채널 트랜지스터(62)는 VDD에 접속된 소스, 입력신호(R2)를 받는 게이트, 그리고 트랜지스터(61)의 드레인 단자에 접속된 드레인을 갖는다. NPN 트랜지스터(63)는 VDD에 접속된 콜렉터, 트랜지스터(62)의 드레인에 접속된 베이스, 그리고 N101 노드에 접속된 에미터를 갖는다. N 채널 트랜지스터(64)는 트랜지스터(60,61 및 62)의 드레인에 접속된 드레인, 트랜지스터(60)의 게이트에 접속된 게이트, 그리고 소스를 갖는다, N 채널 트랜지스터(65)는 트랜지스터(64)의 소스에 접속된 드레인, 트랜지스터(61)의 게이트에 접속된 게이트 그리고 소스를 갖는다. N 채널 트랜지스터(66)는 트랜지스터(65)의 소스에 접속된 드레인, 트랜지스터(62)의 게이트에 접속된 게이트, 그리고 부의 전원 전압 단자(VSS)에 접속된 소스를 갖는다. N 채널 트랜지스터(67)는 노드(N101)에서 트랜지스터(63)의 에미터에 접속된 드레인, 트랜지스터(64)의 게이트에 접속된 게이트 그리고 소스를 갖는다. N 채널 트랜지스터 (68)는 트랜지스터(67)의 소스에 접속된 드레인, 트랜지스터(65)의 게이트에 접속된 게이트, 그리고 소스를 갖는다. N 채널 트랜지스터(69)는 트랜지스터(68)의 소스에 접속된 드레인, 트랜지스터(66)의 게이트에 접속된 게이트, 그리고 VSS에 접속된 소스를 갖는다.
패스 게이크(57)는 P 채널 트랜지스터(70), N 채널 트랜지스터(71) 및 인버터(72)를 포함한다. P 채널 트랜지스터(70)는 노드(N101)에서 트랜지스터(63)의 에미터에 접속된 제1드레인/소스 단자, 노드(N102)에 접속된 제2드레인/소스단자, 그리고 단측 제어 신호(WED)를 받는 게이트를 갖는다. N 채널 트랜지스터(71)는 노드(N101)에서 트랜지스터 (70)의 제1드레인/소스 단자에 접속된 제1드레인/소스 단자, 노드(N102)에서 트랜지스터(70)의 제2드레인/소스 단자에 접속된 제2드레인/소스 단자, 그리고 게이트를 갖는다. 인버터(72)는 트랜지스터(70)의 게이트에 접속된 입력 단자와, 트랜지스터(71)의 게이트에 접속된 출력 단자를 갖는다.
인에이블(58)은 인버터(73 및 77), NPN 트랜지스터(74) 및 N 채널 트랜지스터(75 및 76)를 포함한다. 인버터(73)는 노드(N102)에서 트랜지스터(70)의 제2드레인/소스 단자에 접속된 입력 단자와, 출력 단자를 갖는다. NPN 트랜지스터(74)는 VDD에 접속된 콜렉터, 인버터(73)의 출력 단자에 접속된 베이스, 그리고 출력 신호(RPO)를 제공하는 에미터를 갖는다. N 채널 트랜지스터(75)는 트랜지스터 (74)의 베이스에 접속된 드레인, 노드(N102)에서 인버터(73)의 입력 단자에 접속된 게이트, 그리고 트랜지스터(74)의 에이터에 접속된 소스를 갖는다. N 채널 트랜지스터(76)는 트랜지스터 (74)의 에미터에 접속된 드레인, 노드(N102)에서 인버터(73)의 입력 단자에 접속된 게이트, 그리고 VSS에 접속된 소스를 갖는다. 인버터(77)는 트랜지스터(74)의 에미터에 접속된 입력 단자와, 노드(N102)에서 인버터(73)의 입력 단자에 접속된 출력 단자를 갖는다.
행 프리디코더부분(42a)의 3개의 입력 신호(RO,R1,R2)를 받아, 출력 신호(RPO)를 행 셀렉트(38)에 제공한다. 행 프리디코더(42a)는 메모리(20)내 다수의 행 프리디코더를 대표한다. 메모리(20)내 행 프리디코더의 갯수는 각각의 메모리 블록(22)내의 행의 수와 행 어드레스 신호의 개수에 의해 결정된다. 입력 신호(Ro, R1 및 R2)는 어드레스 버퍼(40)에 의해서 제공되는 3개의 버퍼 이용 어드레스 신호를 대표한다. 그리고 출력 신호(RPO)는 행 프리디코더(42)에 의해 제공된 프리디코드된 행 어드레스 신호중의 하나를 대표한다.
NAND 게이트(56)는 종래의 BICMOS NAND 게이트이며, 3개의 버퍼 이용 행 어드레스 신호(ROW ADDRESS)에 대응하는 3개의 CMOS 논리 레벨 입력 신호(RO, R1 및 R2)를 수신한다. 그리고 그 응답으로 입력 신호(RO, R1 및 R2)의 논리 연산 NAND로서 노드(N101)에서 하나의 신호를 제공한다. 입력 신호(RO, R1 및 R2)중 적어도 하나가 NAND 게이트(56)에 대한 논리 상태 로우 입력인 경우, 노드(N101)에서 신호는 논리 상태 하이이다. 입력 신호(RO, R1 및 R2) 모두가 동시에 논리 상태 하이일 때에만, 노드(N101)에서의 신호가 논리 상태 로우가 된다. 입력 신호(RO, R1 및 R2)는 CMOS 논리 레벨에 있으나, 상이한 논리 레벨(ECL 같은)을 사용하는 NAND 게이트가 사용될 수도 있다.
입력 신호(RO, R1, R2)중의 하나가 논리 상태 로우이고 그 나머지 신호가 논리 상태 하이 전압을 가지는 경우, P 채널 트랜지스터(60 내지 62)중 적어도 하나가 도통되고, 적어도 접속되어 있는 일련의 N 채널 트랜지스터(64 내지 66)가 도통되지 않으며, 그리고 적어도 일련의 접속된 트랜지스터(67 내지 69)이 도통되지 않는다. 그리하여, 트랜지스터(63)의 베이스는 거의 VDD까지 올라가게 되고, 노드(N101)에서의 논리 상태 하이 전압은 트랜지스터(63)의 베이스에서의 전압에서 트랜지스터(63)에서의 베이스-에미터 다이오드 전압 강하(VBE)를 뺀 결과와 동일하다. 입력 신호(RO, R1 및 R2)가 동시에 논리 상태 하이 전압일 때, P 채널 트랜지스터 (60 내지 62) 모두가 도통되지 않고 N 채널 트랜지스터(64 내지 66) 모두가 도통되어, 따라서 트랜지스터(63)의 베이스를 VSS까지 올린다. 트랜지스터(63)는 도통되지 않으므로 노드(N101)에서 전압은 트랜지스터(67 내지 69)를 통해서 거의 VSS의 논리 상태 로우 전압까지 올라가게 된다.
패스 게이트(57)가 논리 상태 로우(판독 사이클임을 지시)인 단측 지연 제어신호(WED)를 받을 때, P 채널 트랜지스터(70)가 도통된다. 인버터(72)는 논리 로우 전압인 단측 지연 제어 신호(WED)를 받아 N 채널 트랜지스터(71)에 논리 하이 전압을 제공하여 트랜지스터(71)를 도통시킨다. 트랜지스터(70 및 71)가 온으로 절환되고 (또는 도통되고) 노드(N101)와 노드(N102) 사이에 도통 패스가 형성되어, 노드(N102)에서의 전압을 거의 노드(N101)에서의 전압과 동일하게 만든다. 인에이블(58)은 단측 지연 제어 신호(WED)가 논리 상태 로우일 때에 노드(N102)에서 패스게이트(57)를 통해서 신호를 받아 출력 신호(RPO)를 제공한다.
패스 게이트(57)가 논리 하이 전압(기록 사이클임을 지시)으로서 단측 지연 제어 신호(WED)를 받을 때, P 채널 트랜지스터(70)와 N 채널 트랜지스터(71)가 오프로 절환되어 (또는 도통되지 않고) 노드(N102)에서의 전압 레벨이 노드(N101)에서의 전압에 의해 영향받게 되는 것을 방지한다. 그리하여 패스 게이트(57)는 행셀렉트(38)로부터 해 프리디코더 (42a)를 효과적으로 격리시킬 수 있다. 인에이블(58)은 단측 지연 제어 신호(WED)가 논리 상태 하이로 되기 전에 그 논리 레벨에 상응하는 논리 레벨로 출력 신호(RPO)를 유지시킨다. 인에이블(58)은 단측 지연 제어 신호(WED)가 논리 상태 로우로 될 때까지 출력 신호(RPO)의 논리 레벨을 유지한다. 그리하여 노드(N101 및 N102) 사이에 도통 패스를 형성하게 된다.
N 채널 트랜지스터(71)는 제2도에서 도시된 실시예에서 저임계값을 갖는 N 채널 트랜지스터로 표현했다. 이에 의해서 패스 게이트(57)의 절환 지연 시간을 감소시킬 수 있다. 저임계값 N 채널 트랜지스터(71)는 약 0.5 볼트의 임계 전압(VT)을 갖는다. 다른 실시예에서 저임계값 N 채널 트랜지스터(71) 대신에 보통의 N 채널 트랜지스터로 대체될 수 있다.
노드(N102)에서 전압이 논리 상태 하이이면, 인버터(73)의 출력은 논리 상태로우가 되고, 트랜지스터(74)는 오프로 절환된다. 트랜지스터(75)는 도통되고 트랜지스터(74)의 베이스-에미터 역 바이어스를 방지한다. 트랜지스터(76)가 도통되어 따라서 트랜지스터(74)의 에미터에서의 전압을 Vss로 변화시키고, 그 결과로 출력 신호(RPO)는 거의 VSS와 동일한 논리 상태 로우가 된다. 인버터(77)는 논리 로우 전압을 받고 노드(N102)를 논리 상태 하이로 보강한다. 인버터(77)는 출력 신호(RPO)의 논리 레벨을 래치한다. 인버터(77)는 약 래치(weak latch)를 제공하기 위해서 견적(sized)되어, 새 어드레스 신호가 패스되도록 허용하는 패스 게이트(57)가 도통될 때에 인에이블 (58)에 의해 보유된 논리 레벨이 중첩 기록될 수 있게 된다.
노드(N102)에서의 전압이 논리 상태 로우이면, 인버터 (73)의 출력은 논리 상태 하이가 되고 트랜지스터(74)는 도통된다. 트랜지스터(75 및 76), 모두는 도통되지 않으므로 출력 신호 (RPO)가 논리 상태 하이로 올라가게 한다. 인버터(77)가 받은 전압은 논리 상태 하이이므로 논리 상태 로우 출력이 노드(N102)에 제공되고, 패스 게이트(57)가 도통되어 새로운 신호가 패스되도록 허용할 때 중첩 기록될 수 있는 노드(N102)에서의 논리 상태 로우 전압에 대한 약 래치(weak latch)를 제공할 수 있게 된다.
제3도는 제1도중에서 메모리(20)의 다양한 몇몇 신호의 타이밍도를 도시한다. 제3도에서 도시된 시간 구간과 논리 레벨은 척도도 표현하지 않았고 단지, 메모리 (20)의 기록 사이클 동안 신호의 관계와 전후 관계만을 나타내고 있음에 주의하라, 시간(t0)에서, 어드레스도 변하고 기록 인에이블 신호()도 논리 상태 하이에서 로우로 변화한다. 그래서 기록 사이클의 시작을 지시한다. 다른 실시예에서는 기록 인에이블 신호()가 시간(t0) 이후의 임의의 신간에 논리 상태로우로 될 것이다. 상기 어드레스의 변화에 응답하여 비교적 짧은 전파 지연 시간(propagation delay) 경과 후에 프리디코드된 행 어드레스도 변화한다. 또한, 상기 워드 라인(WL)도 상기 프리디코드된 행 어드레스가 변화한 후에 그에 응답해서 변화한다. 단측 지연 제어 신호(WED)는 시간(t1)에 논리 상태 로우에서 하이로 변화하는데, 이는 기록 인에이블 신호()가 논리 상태 하이에서 로우로 변화한데 대한 응답으로 선정된 지연 시간 후에 발생한다. 시간(t1)에, 단측 지연 제어 신호(WED)는 프리디코드된 행 어드레스를 래치시킨다. 프리디코드된 행 어드레스가 래치되기 전에 유효한(valid) 프리디코드된 행 어드레스가 존재하게 보장할 수 있도록 선정된 지연 시간의 길이는 충분히 길어야 한다.
시간(t2)에서의 어드레스 변환과 논리 레벨 하이로 되는 기록 인에이블 신호()사이의 시간 구간은 TWHAX 명세에 공지되어 있다. 보통 기록 인에이블 신호()는 상기 어드레스가 변하기 전이나, TWHAX가 0인 경우에는 그와 동시에 비활성된다. 제3도에서 도시된 경우는 TWHAX가 부의 값을 갖는데, 즉 어드레스가 변화하고 난후 기록 인에이블 신호()가 비활성된다. 이런 상황이 발생하면, 상기 워드 라인이 변화하기 전에 비트 라인 균등화가 종료되지 않을 수도 있는데 이에 의해서 데이터가 새로운 워드 라인에 의해서 선택된 메모리 셀내에 기록되어지게 되어 상기 데이터를 손상할 수도 있다. 상기 양호한 실시예에서, 상기 행 어드레스는 행 프리디코더(42)에 래치되어 상기 워드 라인(WL)이 단측 지연 제어 신호(WED)가 논리 레벨 로우로 천이하는 시간인 시간(t3)까지 변하지 않도록 한다. 따라서 상기 워드 라인이 변화하기 전에 비트 라인(BL)균등화가 발생하도록 보장할 수 있다.
제4도는 본 발명에 따른 제1도중 메모리(20)의 기록 제어 회로(44)의 일부를 도시한 부분적인 블록 구성도이다. 기록 제어 회로(44)는 ECL 논리 게이트(90)를 포함한다. 그리고 제4도에 도시하지 않은 내부 코아 기록 신호(＼X＼To(WIC))와 내부 칩 선택 신호()를 부가적인 회로로 더 포함하고 있다. ECL 논리 게이트(90)는 종래의 ECL 논리 게이트이며, 저항(91 및 92), NPN 트랜지스터(93,94 및 96 내지 101), 그리고 N 채널 트랜지스터(95 및 102 내지 106)을 포함한다. 저항(91)은 양의 전원 전압 단자(VDD)에 접속된 제1단자와 노드(N103)에 접속된 제2단자를 갖는다. 저항(92)은 VDD에 접속된 제1단자와 노드(N104)에 접속된 제2단자를 갖는다. NPN 트랜지스터(93)는 노드(N103)에서 저항(91)의 제2단자에 접속된 콜렉터, 베이스 그리고 에미터를 갖는다. NPN 트랜지스터(94)는 노드(N104)에서 저항(92)의 제2단자에 접속된 콜렉터, 베이스, 그리고 트랜지스터(93)의 에미터에 접속된 에미터를 갖는다. N 채널 트랜지스터(95)는 트랜지스터 (93 및 94)의 에미터에 접속된 드레인, 바이어스 전압(NBIAS)을 수신하는 게이트, 그리고 부의 전원 전압 단자(VSS)에 접속된 소스를 갖는다. NPN 트랜지스터(96)는 VDD에 접속된 콜렉터, 외부 기록 인에이블 신호()를 받는 베이스, 그리고 에미터를 갖는다. NPN 트랜지스(97)는 VDD에 접속된 콜렉터, 외부 칩 선택 신호()를 받는 베이스, 그리고 트랜지스터(93)의 베이스에 접속된 에미터를 갖는다. N 채널 트랜지스터(102)는 트랜지스터(96)의 에미터에 접속된 드레인, VBIAS를 수신하는 게이트, 그리고 VSS에 접속된 소스를 갖는다. NPN 트랜지스터(98)는 노드(N103)에서 저항(91)의 제2단자에 접속된 콜렉터, 트랜지스터(96)의 에미터에 접속된 베이스, 그리고 트랜지스터(93 및 94)의 에미터들에 접속된 에미터를 갖는다. N 채널 트랜지스터(103)는 트랜지스터(97)의 에미터에 접속된 드레인, 바이어스 전압(NBIAS)을 받는 게이트, 그리고 VSS에 접속된 소스를 갖는다. NPN 트랜지스터(99)는 VDD에 접속된 콜렉터, 기준 전압(VREF)을 수신하는 베이스, 그리고 트랜지스터(94)의 베이스에 접속된 에미터를 갖는다. N 채널 트랜지스터(104)는 트랜지스터(99)의 에미터에 접속된 드레인, 바이어스 전압(NBIAS)을 받는 게이트, 그리고 VSS에 접속된 소스를 갖는다. NPN 트랜지스터(100)는 VDD에 접속된 콜렉터, 노드(N103)에서 트랜지스터(93)의 콜렉터에 접속된 베이스, 그리고 노드(N105)에 접속되어 내부 기록 신호(WI)를 제공하는 에미터를 갖는다. N 채널 트랜지스터(105)는 노드(N105)에서 트랜지스터(100)의 에미터에 접속된 드레인, 바이어스 전압(NBIAS)을 받는 게이트, 그리고 Vss 에 접속된 소스를 갖는다. NPN 트랜지스터(101)는 VDD에 접속된 콜렉터, 노드(N104)에서 트랜지스터(94)의 콜렉터에 접속된 베이스, 그리고 노드(N106)에 접속되어 내부 기록 신호(WI)를 제공하는 에미터를 갖는다. N 채널 트랜지스터(106)는 노드(N106)에서 트랜지스터 (101)의 에미터에 접속된 드레인, 바이어스 전압(NBIAS)을 받는 게이트, 그리고 VSS에 접속된 소스를 갖는다. ECL 논리 게이트 (90)의 동작은 제5도를 참조하여 이후에 상술하겠다.
제5도는 본 발명에 따른 제1도의 메모리의 단측 지연 회로(45)를 도시한 구성도이다. 단측 지연 회로(45)는 레벨 변환기(123), 저 전력 레벨 변환기(121), 지연단(128), 그리고 출력단(145)을 포함한다. 레벨 변환기(123)는 P 채널 트랜지스터(124 및 125) 및 N 채널 트랜지스터(126 및 127)를 포함한다. P 채널 트랜지스터(124)는 VDD에 접속된 소스, 내부 기록 신호(WI)를 받는 게이트, 그리고 드레인을 갖는다. P 채널 트랜지스터(125)는 VDD에 접속된 소스, 내부 기록 신호()를 받는 게이트, 그리고 드레인을 갖는다. N 채널 트랜지스터(126)는 드레인, 트랜지스터(124)의 드레인에 접속된 게이트, 그리고 VSS에 접속된 소스를 갖는다. N 채널 트랜지스터(127)는 트랜지스터(125)의 드레인에 접속된 드레인, 트랜지스터(124)의 드레인에 접속된 게이트, 그리고 VSS에 접속된 소스를 갖는다.
지연단(128)은 인버터(129 내지 135), P 채널 트랜지스터(136 및 137), 및 N 채널 트랜지스터(138 및 139)를 포함한다. 트랜지스터(136 내지 139)는 NOR 게이트(122)를 형성한다. 인버터(129 내지 135)는, 트랜지스터(125)의 드레인에 접속된 인버터(129)의 입력 단자와 직렬로 접속된다. 인버터(129)의 출력은 인버터(130)의 입력단에 접속되고, 나머지 인버터도 동일한 방식으로 접속된다. P 채널 트랜지스터(136)는 VDD에 접속된 소스, 트랜지스터(125)의 게이트에 접속되어 내부 기록 신호 (WI)를 입력받는 게이트 그리고 드레인을 갖는다. P 채널 트랜지스터 (137)는 트랜지스터(136)의 드레인에 접속된 소스, 인버터(135)의 출력단에 접속된 게이트 그리고 드레인을 갖는다. N 채널 트랜지스터(138)는 트랜지스터(137)의 드레인에 접속된 드레인, 트랜지스터(124)의 드레인에 접속된 게이트 그리고 VSS에 접속된 소스를 갖는다. N 채널 트랜지스터(139)는 트랜지스터(137)의 드레인에 접속된 드레인, 트랜지스터(137)의 게이트에 접속된 게이트 그리고 VSS에 접속된 소스를 갖는다.
저전력 레벨 변환기(121)는 P 채널 트랜지스터(141,142 및 145)와 N 채널 트랜지스터(143,144 및 146)를 포함한다. P 채널 트랜지스터(145)는 VDD에 접속된 소스, 단측 지연 제어 신호(WED)를 입력받는 게이트 그리고 드레인을 갖는다. P 채널 트랜지스터 (141)는 트랜지스터(145)의 드레인에 접속된 소스, 내부 기록 신호()를 입력받는 게이트, 및 드레인을 갖는다. P 채널 트랜지스터(142)는 VDD에 접속된 소스, 내부 기록 신호(WI)를 입력받는 게이트 그리고 드레인을 갖는다. N 채널 트랜지스터 (143)는 드레인, 트랜지스터(141)의 드레인에 접속된 게이트, 그리고 VSS에 접속된 소스를 갖는다. N 채널 트랜지스터(144)는 트랜지스터(142)의 드레인에 접속된 드레인, 트랜지스터(141)의 드레인에 접속된 게이트 그리고 VSS에 접속된 소스를 갖는다. N 채널 트랜지스터(146)는 트랜지스터(141)의 드레인에 접속된 제1드레인/소스 단자, 트랜지스터(145)의 게이트에 접속되어 단측 지연 제어 신호(WED)를 입력받는 게이트, 그리고 트랜지스터 (142)의 드레인에 접속된 제2드레인/소스 단자를 갖는다.
출력단(145)은 NPN 트랜지스터(140 및 147), P 채널 트랜지스터(148), 및 N 채널 트랜지스터(149 및 150)를 포함한다. NPN 트랜지스터(140)는 VDD에 접속된 콜렉터, 트랜지스터(137)의 드레인에 접속된 베이스, 그리고 단측 지연 제어 신호(WED)를 제공하는 에미터를 갖는다. NPN 트랜지스터 (147)는 트랜지스터(140)의 에미터에 접속된 콜렉터, 베이스, 그리고 Vss 에 접속된 에미터를 갖는다. P 채널 트랜지스터(148)는 트랜지스터(140)의 베이스에 접속된 소스, VSS에 접속된 게이트, 그리고 트랜지스터(140)의 에미터에 접속된 드레인을 갖는다. N 채널 트랜지스터(149)는 트랜지스터(140)의 에미터에 접속된 드레인, 트랜지스터(142)의 드레인에 접속된 게이트, 그리고 트랜지스터(147)의 베이스에 접속된 소스를 갖는다. N 채널 트랜지스터(150)는 트랜지스터(147)의 베이스에 접속된 드레인, VDD에 접속된 게이트, 그리고 VSS에 접속된 소스를 갖는다.
제4도의 ECL 논리 게이트(90)를 다시 참조하면, 트랜지스터(96 및 102)은 에미터-팔로어(emitter-follower) 입력 회로를 형성하는데, 이 에미터-팔로어 입력회로는 트랜지스터(98)의 베이스에서 수신한 전압을 기록 인에이블 신호 ()의 전압 보다 VBE(약 0.3 볼트) 전압 만큼 강하시킨다. 트랜지스터(93 및 103)은 또다른 에미터-팔로어 입력 회로를 형성하는데, 이 에미터-팔로어 입력 회로는 트랜지스터(93)의 베이스에서 수신한 전압을 칩 인에이블 신호(CS)보다 VBE만큼 전압 강하시킨다. 차동 증폭기는 저항(91 및 92), 트랜지스터(93 및 94), 그리고 트랜지스터(95)를 이용하여 형성한다. 기준 전압(VREF)은 트랜지스터(99)의 베이스에서 입력받으며, 이 트랜지스터(99)는 트랜지스터(94)의 베이스에 제공되기 전에 VREF전압을 VBE만큼 전압 강하시킨다. 트랜지스터(93)의 콜렉터는 노드(N103)에서 기록 인에 이블 신호(W) 및 칩 선택 신호(CS)의 논리 연산 OR 의 출력 신호를 제공한다. 트랜지스터(94)의 베이스에서 입력받은 전압이 기록 인에이블 신호(W)와 칩 선택 신호(CS)의 논리 스윙의 중간 지점에 위치하도록 기준 전압(VREF)은 선택된다. 트랜지스터(100 및 105)는 에미터-팔로어 출력부분을 형성하는데, 이 에미터-팔로어 출력 부분은 노드(N103)에서 트랜지스터(93)의 콜렉터에 접속된다. 트랜지스터(101 및 106)는 노드 (N104)에서 트랜지스터(94)의 콜렉터에 접속된 에미터-팔로어 출력부분을 형성한다. 내부 기록 신호(WI 및 WI)은 상보성 내부 논리 신호이며 중간의 또는 아날로그, 논리 레벨에서 제공된다.
메모리(20)의 판독 사이클 동안, ECL 논리 게이트(90)는 논리 레벨 하이인 ECL 레벨 기록 인에이블 신호()와 논리 레벨 로우인 칩 선택 신호를 입력 수신한다. 트랜지스터(93)는 도통되지 않고 트랜지스터(98)는 도통된다. 트랜지스터(95)를 통하는 전류(I95)는 트랜지스터(98)를 통해서 흐르고, 이에 의해서 노드(N103)에서의 전압은 논리 레벨 로우 전압인 VDD에서 I95R91을 감한 전압과 같아지는데, 여기서 R91은 저항(91)의 저항값을 의미한다. 노드(N104)에서의 전압은 논리 레벨 하이이고, 거의 VDD와 동일한 전압을 갖는다. 내부 기록 신호(WI)는 노드(N103)에서의 전압에서 트랜지스터(100)의 양단간 전압인 VBE를 감한 전압과 동일한 논리 레벨 로우 전압이며, 내부 기록 신호()는 노드(N104)에서의 전압에서 트랜지스터 (101) 양단의 전압인 VBE를 강한 전압과 동일한 논리 레벨 하이 전압이다.
동시에 ECL 논리 레벨 로우 전압인 기록 인에이블 신호()와 칩 선택 신호()에 응답하여(기록 사이클임을 지시) 단측 지연 회로(45)는 CMOS 레벨 논리 레벨 하이 전압인 단측 지연 제어 신호(WED)를 제공한다. 만일 기록 인에이블 신호()가 ECL 논리 레벨 하이 전압이고 칩 선택 신호()가 ECL 논리 레벨 로우 전압(판독 사이클임을 지시)이면, 단측 지연 제어 신호(WED)는 COMS 레벨 논리 로우 전압이 된다. 만일 기록 인에이블 신호()가 논리 하이에서 논리 로우 전압으로 천이하면, 단측 지연 제어 신호(WED)는 지연단(128)에 의해 제공된 내정된 지연 시간 후에 논리 로우에서 논리 하이로 천이한다. 또 기록 인에이블 신호()가 논리 로우에서 논리 하이 전압으로 천이하면, 단측 지연 제어 신호(WED)는 지연단(128)에 의해 제공된 지연 시간 없이 논리 하이 전압에서 논리 로우 전압으로 천이한다. 전 CMOS 논리 레벨 대신이 ECL 논리 게이트(90)로부터의 중간 논리 레벨을 이용하여 스위칭 시간을 개선할 수 있다. 중간 레벨 논리 하이는 약 -0.8 볼트와 동일하며, 중간 레벨 논리 로우는 약 -2.4 볼트 정도이며 VDD는 0 볼트이고 Vss는 -5.2 볼트 정도이다.
판독 사이클 동안, (기록 인에이블 신호()는 ECL 논리 하이이다) 내부 기록 신호(WI) 중간 레벨 논리 로우이고 내부 기록 신호()는 중간 레벨 논리 하이이다. 레벨 변환기(123)에서, 트랜지스터(124)는 도통되고 트랜지스터(125)는 도통되지 않는다. 트랜지스터(126)는 도통되어 VDD와 Vss사이에서 트랜지스터 (124 및 126)를 통해 전류가 흐르도록 허용한다. 트랜지스터(127)는 도통되고, 따라서 인버터(129)의 입력단에서의 전압이 거의 Vss와 동일한 논리 로우 전압까지 올라가게 된다. 인버터(129)의 입력단에서의 논리 로우는 인버터(135)의 출력이 거의 VDD와 동일한 논리 하이 전압이 되도록 만든다. 인버터(127 및 135)는 전레일(full rail) CMOS 논리 레벨에서 동작한다. 트랜지스터(136 및 137)가 도통되고, 트랜지스터(138)도 도통되어 바이폴라 풀업 트랜지스터(140)의 베이스에서의 전압을 Vss로 감소시켜서, 트랜지스터(140)가 도통되지 않도록 만든다. 그리하여 단측 지연 제어 신호(WED)는 트랜지스터(140)의 에미터에서 논리 로우로서 제공된다.
동시에, 저전력 레벨 변환기(121)는 트랜지스터(142 및 141)의 게이트에서 각각 내부 기록 신호(WI 및)를 수신한다. 트랜지스터(142)는 도통되고 트랜지스터(141)는 도통되지 않는다. 트랜지스터(143 및 144)는 도통되지 않고, 따라서 전력 공급 전압 단자(VDD및 Vss)간에 전류의 흐름을 막는다. 트랜지스터(145)는 논리 로우인 단측 지연 제어 신호(WED)를 입력받아 도통된다. 트랜지스터(146)는 따라서 도통되지 않는다. 트랜지스터(149 및 150)는 도통되어, 바이폴라 트랜지스터(147)를 도통시키고, 따라서 단측 지연 제어 신호(WED)를 논리 로우로 끌어올린다.
메모리(20)의 기록 사이클을 개시하기 위해서, 기록 인에이블 신호()와 칩 선택 신호()가 논리 로우 전압으로 변화한다. 따라서, 트랜지스터(93 및 98)이 도통되지 않고 트랜지스터(94)가 도통된다. 그리하여 트랜지스터(94)의 방향으로 전류(I95)가 흐르게 된다. 노드(N103)에서의 전압은 거의 VDD와 동일한 논리 하이 전압이며, 노드(N104)에서의 전압은 거의 VDD에서 I95R92를 감한 논리 로우 전압인데 여기서 R92는 저항(92)의 저항값을 나타낸다. 내부 기록 신호()는 노드(N103)에서의 전압에서 트랜지스터(100)의 VBE를 감한 논리 하이 전압이며, 내부 기록 신호(WI)는 노드(N104)에서의 전압에서 트랜지스터(101)의 VBE를 감한 논리 로우 전압이다.
트랜지스터(124)는 도통되지 않고, 트랜지스터(125)가 도통된다. 트랜지스터(126 및 127)는 둘다 도통되지 않아서 레벨 변환기(123)를 통해 흐르는 DC 전류는 없어진다. 트랜지스터(124)가 도통되지 않으므로 트랜지스터(138)도 역시 도통되지 않는다. 거의 VDD와 동일한 논리 하이 전압이 인버터(129)의 입력으로 제공되어, 인버터(135)의 출력단에 의해 논리 로우 전압이 제공된다. 트랜지스터(136)는 도통되고 트랜지스터(137)는 인버터(129 및 135)을 포함하는 인버터 체인의 출력의 상태가 변화하는데 소요되는 시간 동안 도통되는 것이 지연된다. 트랜지스터(136 및 137)이 모두 도통될 때 VDD와 트랜지스터(140)의 베이스 사이에서 도통 패스가 형성되고, 이에 의해서 바이폴라 트랜지스터(140)가 전도로 바이어스되게 된다. 저전력 레벨 변환기(121)의 트랜지스터(141)는 도통되고 트랜지스터(142)는 도통되지 않는다. 단측 지연 제어 신호(WED)가 논리 하이이므로, 트랜지스터(146)는 도통되어 트랜지스터(143 및 144)이 도통되게 된다. 트랜지스터(149)의 게이트는 거의 Vss까지 올라가게 되어 트랜지스터(149)를 실질적으로 도통되지 않게 만든다. 트랜지스터(145)는 도통되지 않으므로, VDD와 Vss 사이에 도통 패스가 형성되지 못한다. 따라서 저전력 레벨 변환기(121)에 어떠한 DC 전류도 흐를 수 없다. 트랜지스터(149)가 도통되지 않으므로, 바이폴라 트랜지스터(147)도 또한 도통되지 않고 단측 지연 제어 신호(WED)가 거의 VDD까지 끌어올려진다. 직렬 연결된 CMOS 인버터(127 내지 135)은 트랜지스터(137)가 도통되는 것을 약 4nanoseconds 동안 지연시킨다. 이 지연 시간의 길이는 인버터 체인내의 인버터의 갯수를 증가시키거나 감소시키면 쉽게 제어할 수 있다.
기록 사이클에서 판독 사이클로 천이될 때, 기록 인에이블 신호()가 논리 로우에서 논리 하이로 천이하는데 응답하여, 단측 지연 제어 신호(WED)는 논리하이에서 논리 로우로 천이한다. 기록에서 판독으로 천이하기 위해서 단측 지연 제어신호(WED)가 논리 하이에서 논리 로우로 천이할 때는 어떤 지연 시간도 요구되지 않는다. 판독 사이클이 되면, 트랜지스터(136)는 즉시 도통되지 않고, 트랜지스터(138)는 즉시 도통되며, 그리하여 트랜지스터(140)의 베이스에서의 전압이 Vss 까지 감소된다. 트랜지스터(140)는 도통되지 않고 출력단(145)은 단측 지연 제어 신호(WED)를 논리 로우 전압이 되게 한다.
ECL 논리 게이트(90)로부터의 중간 논리 레벨이 이용되었으므로 트랜지스터(136 및 138)는 즉시 상태를 변화시킬 수 있다. 중간 논리 레벨을 이용하면 전 CMOS 레벨을 이용할 때 발생하는 전파 지연 시간을 감소시킬 수 있다. 그러나 직렬 연결된 인버터(129 내지 135) 때문에 트랜지스터(137 및 139)은 상태를 늦게 변화시킨다. 트랜지스터(140)의 베이스는 인버터(135)의 출력 단자에 논리 로우가 제공되고 나서야, 비로서 VDD로 충전된다. 트랜지스터(140)의 베이스를 방전시키기 위해서, 트랜지스터(138)의 게이트가 트랜지스터(124)의 드레인에 접속되어 있으므로 트랜지스터(138)는 즉각 온으로 절환되고(도통되고) 직렬 연결된 인버터(129 내지 135)에 의한 지연을 피할 수 있게 된다.
트랜지스터(136 내지 139)는 CMOS 2-입력 NOR 게이트(122)를 형성하도록 접속된다. NOR 게이트(122)는 신호(WI 및)의 중간 논리 레벨에서 동작한다. NOR 게이트(122)는 트랜지스터(138)의 게이트가 트랜지스터(126 및 127)의 게이트에 접속된다는 것만 제외하면 종래의 NOR 게이트와 비슷한 기능을 한다. 만일 NOR 게이트(122)가 종래의 NOR 게이트라면, 트랜지스터(138)의 게이트는 트랜지스터(136)의 게이트에 접속될 것이다. 내부 기록 신호()가 논리 로우인 경우, P 채널 트랜지스터(136)는 도통되지만 그 논리 로우는 N 채널 트랜지스터를 도통되지 못하게 하기에 충분히 낮은 전압은 아니다. 그러므로, 트랜지스터(138)의 게이트는 트랜지스터(126 및 127)의 게이트에 접속되어, 트랜지스터(136)가 도통될 때 트랜지스터(138)를 도통되지 않도록 트랜지스터(138)의 게이트에 전압을 제공한다.
레벨 변환기(123 및 121)는 대부분의 응용에서 상호 교환이 가능하지만 저전력 레벨 변환기(121)의 결점은 집적 회로 위에서 많은 영역(area)을 차지한다는 것이다. 양호한 실시예에서, 저전력 레벨 변환기(121)는 종래의 레벨 변환기(123)와 사용되어 단측 지연 회로(45)의 전력 소모를 감소시키고, 다소 영역 효율성도 갖게 된다. 다른 실시예에서는, 두 개의 저 전력 레벨 변환기(121)가 사용될 수도 있어서 단측 지연 회로(45)의 전력 소모를 더 감소시킬 수도 있다.
본 발명은 양호한 실시예에서 전술되어 왔고, 동시에 본 발명의 기술분야의 당업자에 의해 본 발명이 다양한 방식으로 변형, 수정될 수 있다는 것은 명백하며, 본 명세서에서 특별히 강조했거나 전술했던 실시예 외에도 많은 다른 실시예가 추정될 수 있다는 것도 명백하다. 가령, 다른 형태의 기준 및 바이어스 전압 회로는 본 명세서에 도시된 것을 대체할 수도 있다. 또한, 행 프리디코더 이외의 장소에 행 어드레스 래칭이 행해질 수도 있다. 더욱이, 상기 프리디코드된 행 어드레스 신호를 래칭하는 다른 방법이 사용될 수도 있다. 또한 지연단(128)을 레벨 변환기(121 및 123) 앞에 직렬인 ECL 단을 이용하여 구현할 수도 있다. 따라서, 다음의 청구항은 본 발명의 진정한 요지 및 범위를 벗어나지 않는 모든 변형을 포괄할 수 있는 것으로 고려되는 것이다.

Claims (3)

  1. 제 1 논리 상태에 있는 기록 인에이블 신호에 의해 지시되어, 선택된 비트 라인쌍(34)을 통해서 선택된 메모리 셀(30)에 데이터를 기록하기 위한 기록 사이클과, 제 2 논리 상태에 있는 상기 기록 인에이블 신호에 의해 지시되어, 선택된 비트 라인쌍(34)상에 제공된 데이터를 판독하기 위한 판독 사이클을 포함하는 집적 회로 메모리(20)에 있어서, 워드 라인(32)과 비트 라인쌍(34)에 접속되어 있으며, 각각의 메모리 셀(30)이 접속된 상기 워드 라인(32)이 인에이블 될 때, 접속된 상기 비트 라인쌍(34)으로부터 데이터를 각각 수신하기 위한 다수의 메모리 셀(26); 행 어드레스 신호를 수신하고 상기 행 어드레스에 응답하여 상기 워드 라인(32)중에서 하나의 워드 라인을 선택하기 위한 행 디코딩 수단(38,42); 비트 라인쌍(34)에 접속되어, 기록 사이클의 종료시에 비트 라인쌍(34)상의 전압을 균등화시키기 위한 비트 라인 균등화 수단(24); 및 상기 행 디코딩 수단(42)에 접속되어, 상기 기록 인에이블 신호가 상기 제 1 논리 상태에서 제 2 논리 상태로 바뀔 때까지, 상기 행 디코딩 수단(42)이 상기 워드 라인(32)중 다른 하나의 워드 라인을 선택하는 것을 방지하기 위한 방지 수단(45)을 포함하는 집적 회로 메모리(20).
  2. 제 1 논리 상태에 있는 기록 인에이블 신호에 의해서 지시되어, 선택된 비트 라인쌍(34)을 통해서 선택된 메모리 셀(30)에 데이터를 기록하기 위한 기록 사이클과, 제 2 논리 상태에 있는 기록 인에이블 신호에 의해서 지시되어, 선택된 비트 라인쌍(34)상에 제공된 데이터를 판독하기 위한 판독 사이클을 구비한 집적 회로 메모리(20)에 있어서, 워드 라인(32)과 비트 라인쌍(34)에 접속되어 있으며, 각각의 메모리 셀(30)이 접속된 상기 워드 라인(32)이 인에이블될 때, 접속된 상기 비트 라인쌍(34)으로부터 데이터를 각각 수신하기 위한 다수의 메모리 셀(26); 행 어드레스 신호를 수신하고, 이에 대한 응답으로 프리디코드된 행 어드레스 신호를 제공하기 위한 행 어드레스 프리디코더(42); 상기 행 어드레스 프리디코더(42)에 접속되어, 상기 프리디코드된 행 어드레스 신호를 수신하고, 워드 라인을 선택을 수행하고, 상기 행 어드레스 신호의 변화에 응답해서 상기 워드 라인 선택을 전환하기 위한 행 셀렉터(38); 상기 비트 라인쌍(34)에 접속되어, 기록 사이클의 종료시에 비트 라인쌍(34)상의 전압을 균등화시키는 비트 라인 균등화 수단(24); 상기 기록 인에이블 신호가 상기 제 1 논리 상태에 있을 때, 상기 행 어드레스 프리디코더(42)를 상기 행 셀렉터(38)로부터 분리시키는 분리 수단(57); 및 상기 기록 인에이블 신호를 상기 제 2 논리 상태로 전환한 후까지, 상기 워드 라인 선택을 유지시키기 위한 래칭 수단(58)을 포함하는 집적 회로 메모리(20).
  3. 제 1 논리 상태에 있는 기록 인에이블 신호에 의해서 지시되어, 선택된 비트 라인쌍(34)을 통해서 선택된 메모리 셀(30)에 데이터를 기록하기 위한 기록 사이클과, 제 2 논리 상태에 있는 기록 인에이블 신호에 의해서 지시되어, 선택된 비트 라인쌍(34)상에 제공된 데이터를 판독하기 위한 판독 사이클을 포함하는 비동기 집적 회로 메모리(20)에 있어서, 워드 라인(32)과 비트 라인쌍(34)에 접속되어 있으며, 각 메모리 셀이 접속된 워드 라인이 인에이블될 때, 접속된 비트 라인쌍으로부터 데이터를 수신하기 위한 다수의 메모리 셀(26); 행 어드레스 신호를 수신하고, 그에 대한 응답으로 완충된 상보성 행 어드레스 신호를 제공하기 위한 행 어드레스 버퍼(40); 상기 완충된 상보성 행 어드레스 신호를 수신하고, 워드 라인(32)을 선택하기 위한 프리디코드된 신호를 제공하기 위한 행 프리디코더(42); 상기 행 프리디코더(42)에 접속되어, 상기 피리디코드된 행 어드레스 신호를 수신하고, 워드 라인 선택을 수행하고, 상기 행 어드레스 신호의 변화에 응답하여 상기 워드 라인 선택을 전환하기 위한 행 셀렉터(38); 비트 라인쌍에 접속되어, 기록 사이클의 종료시에 비트 라인쌍상의 전압을 균등화시키기 위한 비트 라인 균등화 수단(24); 상기 행 프리디코더(42)의 출력에 접속되어, 제 1 제어 신호를 수신하고, 상기 제 1 제어 신호가 활성일 때, 상기 행 어드레스 프리디코더(42)가 상기 행 셀렉터(38)에 새로운 프리디코드된 행 어드레스 신호를 제공하는 것을 방지하기 위한 전달 게이트(57); 상기 제 1 논리 상태에 있는 상기 기록 인에이블 신호에 응답하여 상기 제 1 제어 신호를 활성으로 만들고, 상기 제 2 논리 상태에서 상기 제 1 논리 상태로 상기 기록 인에이블 신호의 천이 후에 소정 시간 동안 상기 제 1 제어 신호가 지연되는 제어 수단(45); 및 상기 행 어드레스 프리디코더(42)에 의해서 새로운 프리디코드된 행 어드레스 신호가 제공될 때까지 상기 프리디코드된 행 어드레스 신호를 유지시키기 위한 래치(58)를 포함하는 비동기 집적 회로 메모리(20).
KR1019930011057A 1992-07-06 1993-06-17 기록 인에이블 제어 워드 라인을 갖는 비동기 집적 회로 메모리 및 집적 회로 메모리 KR100284371B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US909,485 1992-07-06
US07/909,485 US5268863A (en) 1992-07-06 1992-07-06 Memory having a write enable controlled word line

Publications (2)

Publication Number Publication Date
KR940001155A KR940001155A (ko) 1994-01-10
KR100284371B1 true KR100284371B1 (ko) 2001-03-02

Family

ID=25427302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930011057A KR100284371B1 (ko) 1992-07-06 1993-06-17 기록 인에이블 제어 워드 라인을 갖는 비동기 집적 회로 메모리 및 집적 회로 메모리

Country Status (6)

Country Link
US (1) US5268863A (ko)
EP (1) EP0577967B1 (ko)
JP (1) JPH06103777A (ko)
KR (1) KR100284371B1 (ko)
DE (1) DE69317944T2 (ko)
SG (1) SG44560A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2716912B2 (ja) * 1992-07-23 1998-02-18 株式会社東芝 半導体記憶装置
JP2812097B2 (ja) * 1992-09-30 1998-10-15 日本電気株式会社 半導体記憶装置
US5860129A (en) * 1995-09-27 1999-01-12 Motorola, Inc. Data processing system for writing an external device and method therefor
KR0184464B1 (ko) * 1995-11-28 1999-05-15 김광호 동기형 반도체 메모리장치의 디코딩 회로
KR100214499B1 (ko) * 1996-08-03 1999-08-02 구본준 반도체 메모리의 라이트 제어 회로
US5883841A (en) * 1997-09-26 1999-03-16 Advanced Micro Devices, Inc. Selective bit line recovery in a memory array
US5828612A (en) * 1997-10-27 1998-10-27 Motorola, Inc. Method and circuit for controlling a precharge cycle of a memory device
KR100281900B1 (ko) * 1998-09-08 2001-02-15 윤종용 개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치
US6088289A (en) 1999-09-27 2000-07-11 Cypress Semiconductor Corp. Circuit and method for controlling a wordline and/or stabilizing a memory cell
JP2001307487A (ja) * 2000-02-14 2001-11-02 Mitsubishi Electric Corp 半導体装置
KR100463606B1 (ko) * 2002-01-29 2004-12-29 주식회사 하이닉스반도체 강유전체 메모리의 구동 장치 및 방법
JP4904154B2 (ja) * 2003-07-14 2012-03-28 フルクラム・マイクロシステムズ・インコーポレーテッド 非同期スタティックランダムアクセスメモリ
US8072834B2 (en) 2005-08-25 2011-12-06 Cypress Semiconductor Corporation Line driver circuit and method with standby mode of operation
KR100784865B1 (ko) * 2006-12-12 2007-12-14 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
KR100895400B1 (ko) * 2007-12-03 2009-05-06 주식회사 하이닉스반도체 상 변화 메모리 장치
US9123414B2 (en) * 2013-11-22 2015-09-01 Micron Technology, Inc. Memory systems and memory programming methods
US9336875B2 (en) 2013-12-16 2016-05-10 Micron Technology, Inc. Memory systems and memory programming methods
US9269432B2 (en) * 2014-01-09 2016-02-23 Micron Technology, Inc. Memory systems and memory programming methods

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5963091A (ja) * 1982-09-30 1984-04-10 Fujitsu Ltd スタテイツクメモリ回路
JPH0762958B2 (ja) * 1983-06-03 1995-07-05 株式会社日立製作所 Ｍｏｓ記憶装置
JPS60253093A (ja) * 1984-05-30 1985-12-13 Fujitsu Ltd 半導体記憶装置
US4878198A (en) * 1988-01-25 1989-10-31 Visic, Incorporated Static ram with common data line equalization
US4916670A (en) * 1988-02-02 1990-04-10 Fujitsu Limited Semiconductor memory device having function of generating write signal internally
JPH0276197A (ja) * 1988-09-13 1990-03-15 Toshiba Corp 半導体記憶装置
US4975877A (en) * 1988-10-20 1990-12-04 Logic Devices Incorporated Static semiconductor memory with improved write recovery and column address circuitry
US4926387A (en) * 1988-12-27 1990-05-15 Intel Corporation Memory timing circuit employing scaled-down models of bit lines using reduced number of memory cells
US5018111A (en) * 1988-12-27 1991-05-21 Intel Corporation Timing circuit for memory employing reset function
US5146427A (en) * 1989-08-30 1992-09-08 Hitachi Ltd. High speed semiconductor memory having a direct-bypass signal path
JPH03278389A (ja) * 1990-03-27 1991-12-10 Nec Corp 読み書き制御回路

Also Published As

Publication number Publication date
US5268863A (en) 1993-12-07
DE69317944T2 (de) 1998-10-08
DE69317944D1 (de) 1998-05-20
SG44560A1 (en) 1997-12-19
JPH06103777A (ja) 1994-04-15
EP0577967B1 (en) 1998-04-15
KR940001155A (ko) 1994-01-10
EP0577967A3 (en) 1995-05-10
EP0577967A2 (en) 1994-01-12

Similar Documents

Publication Publication Date Title
KR100284371B1 (ko) 기록 인에이블 제어 워드 라인을 갖는 비동기 집적 회로 메모리 및 집적 회로 메모리
EP0490652B1 (en) A read/write memory having an improved write driver
KR101227291B1 (ko) Ｓｒａｍ용 워드선 구동 회로 및 그를 위한 방법
EP0490651B1 (en) A semiconductor memory with column equilibrate on change of data during a write cycle
US6646938B2 (en) Static memory having self-timing circuit
US5303191A (en) Memory with compensation for voltage, temperature, and processing variations
KR19980080431A (ko) 선택적 프리차지 회로를 포함한 저전력 메모리
US5966319A (en) Static memory device allowing correct data reading
US5187686A (en) Control circuit having outputs with differing rise and fall times
US5357479A (en) Static random access memory capable of preventing erroneous writing
JP3317746B2 (ja) 半導体記憶装置
EP0329177B1 (en) Semiconductor memory device which can suppress operation error due to power supply noise
US5229966A (en) Current control circuit for dynamic memory
EP0468660B1 (en) A BICMOS bit line load for a memory with improved reliability
EP0469834B1 (en) A BICMOS logic circuit with self-boosting immunity and a method therefor
JPH0746508B2 (ja) ワード・デコード回路
JPH0883491A (ja) データ読出回路
US5239237A (en) Control circuit having outputs with differing rise and fall times
JPH07107794B2 (ja) ランダム・アクセス・メモリ
JPH06349276A (ja) 半導体記憶装置
US5422848A (en) ECL-to-CMOS buffer having a single-sided delay
JPH0330234B2 (ko)
US5197032A (en) BICMOS bit line load for a memory with improved reliability and a method therefor
JPH0772993B2 (ja) ビット・デコーダ回路
JPH07105144B2 (ja) 半導体記憶回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121207

Year of fee payment: 13

EXPY Expiration of term