DE69317944T2

DE69317944T2 - Integrierte Speicherschaltung

Info

Publication number: DE69317944T2
Application number: DE69317944T
Authority: DE
Inventors: Mark D Bader; Ray Chang; Kenneth W Jones; Karl L Wang
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1992-07-06
Filing date: 1993-06-01
Publication date: 1998-10-08
Anticipated expiration: 2013-06-02
Also published as: JPH06103777A; KR940001155A; SG44560A1; EP0577967A2; EP0577967B1; EP0577967A3; US5268863A; DE69317944D1; KR100284371B1

Description

Gebiet der Erfindung

Diese Erfindung bezieht sich allgemein auf integrierte Speicherschaltungen, und genauer gesagt auf integrierte Speicherschaltungen, die Wortleitungen aufweisen, die durch eine Schreibfreigabe gesteuert werden.

Hintergrund der Erfindung

Eine integrierte Speicherschaltung wie ein statischer Speicher mit wahifreiem Zugriff (SRAM) wird allgemein als ein Feld von Speicherzellen in einer Mehrzahl von Zeilen und Spalten implementiert. Ein Feld kann in Blöcke von Speicherzellen unterteilt sein. Die Speicherzellen sind durch Block-, Zeilen- und Spaltendekoder zum Lesen von Daten aus den Speicherzellen oder zum Schreiben von Daten in die Speicherzellen adressierbar. Jede Speicherzelle weist eine eindeutige Adresse an einer Kreuzung einer Zeile und einer Spalte auf. Die Bitleitungspaare werden gemeinhin sowohl zum Lesen von Daten aus als auch zum Schreiben von Daten in die Speicherzelle verwendet. Typischerweise wird ein Wert aus dem Speicher gelesen, wenn ein Schreibfreigabesignal logisch hoch (oder inaktiv) ist, und er wird in den Speicher geschrieben, wenn ein Schreibfreigabesignal logisch niedrig (oder aktiv) ist. Während eines Lesezyklus wählt eine Wortleitung die adressierte Zeile von Speicherzellen aus und ein Paar von komplementären Bitleitungen überträgt das Datenbit zwischen der adressierten Zeile und einem Leseverstärker. Der Wert existiert als eine relativ kleine Differenzspannung auf dem Paar von komplementären Bitleitungen. Ein Leseverstärker detektiert und verstärkt die Differenzspannung und überträgt sie zu der Datenausgabestufe der integrierten Speicherschaltung über globale Lesedatenleitungen.
Während eines Schreibzyklus wird auf den Bitleitungen ein relativ großes Differenzsignal geliefert, um die Inhalte einer ausgewählten Speicherzelle zu überschreiben. An dem Ende eines Schreibzyklus muß die Differenzspannung, die auf dem Bitleitungspaar verblieben ist, auf ein relativ niedriges Niveau reduziert werden, so daß der Wert nicht fehlerhafterweise in eine Speicherzelle während des folgenden Lesezyklus geschrieben wird. Die Differenzspannung auf dem Bitleitungspaar muß außerdem schnell reduziert werden, so daß der Lesezyklus nicht unnötigerweise verlängert wird. Dieser Vorgang wird Schreiberholung oder Bitleitungsausgleich genannt. Der Bitleitungsausgleich bringt die Spannungen auf dem Bitleitungspaar so nahe aneinander, daß ein Wert nicht überschrieben wird, und daß der korrekte Wert schnell während des Lesezyklus erfaßt wird. Die Schreiberholung der Bitleitungspaare wird in einer Zeitsteuerungsspezifikation ausgeführt, die als TWHAX (hohes Schreibsignal zu einer ungültigen Adresse) bekannt ist. TWHAX ist im wesentlichen das Zeitinterval zwischen dem Beginnen eines Lesezyklus und der Anderung der Adresse zum Auswählen eines unterschiedlichen Ortes in dem Speicherfeld. Während dieser Zeit tritt eine Schreiberholung oder ein Bitleitungsausgleich auf, um zu verhindern, daß Daten während des folgenden Lesezyklus überschrieben werden. Der Zeitraum zur Schreiberholung muß lang genug sein, um zu ermöglichen, daß der Bitleitungsausgleich auftritt, aber nicht so lang, daß der Lesezyklus unnötigerweise verzögert wird. Eine Minimalzeit von Null wird gewöhnlicherweise als die TWHAX-Zeitsteuerungsspezifikation gegeben.
Falls sich eine Adresse ändert, bevor das Schreibfreigabesignal logisch hoch wird, wird TWHAX als negativ betrachtet und der Bitleitungsausgleich könnte nicht vervollständigt sein, bevor sich die Wortleitung ändert, was derart ein Datenzuverlässigkeitsproblem verursacht. Dieses Problem ist schwerwiegender, falls die Adresse eine neue Wortleitung innerhalb desselben Blocks wie dem der vorhergehenden Wortleitung auswählt, da weniger Zeit für Adreßänderungen benötigt wird, wenn sie innerhalb eines Blocks sind Für Sicherheitsbandzwecke muß die TWHAX-Spezifikation nicht nur eingehalten, sondern überschritten werden. Es ist wünschenswert, daß der Speicher Adreßänderungen ignoriert, die ein Paar Nannosekunden, bevor der Schreibzyklus sich zu dem Lesezyklus ändert, auftreten, da der Benutzer Schwierigkeiten haben kann, sicherzustellen, daß sich die Adresse nicht ändert, bevor sich das Schreibfreigabesignal ändert. Diese Schwierigkeiten können aufgrund des benutzereigenen Zeitsteuerungschaltungsaufbaus ebenso wie aufgrund von Problemen mit dem Layout von Platinen auftreten.
Das U.S. Patent Nr. 4 878 198 offenbart einen Speicher, in dem die Bitleitungen am Ende eines Schreibzyklus ausgeglichen werden.

Zusammenfassung der Erfindung

Entsprechend der vorliegenden Erfindung wird eine integrierte Speicherschaltung angegeben, wie sie in Anspruch 1 beansprucht ist.
Diese und andere Merkmale und Vorteile werden aus der folgenden detaillierten Beschreibung, wenn sie in Verbindung mit den begleitenden Zeichnungen genommen wird, klarer verstanden.

Kurze Beschreibung der Zeichnungen

Fig. 1 illustriert in einer Blockdarstellungsform eine integrierte Speicherschaltung entsprechend der vorliegenden Erfindung.
Fig. 2 illustriert in einer teilweisen Blockdarstellungsform und einer teilweise schematischen Form einen Abschnitt des Zeilen-Vordekoders aus Fig. 1 entsprechend der vorliegenden Erfindung.
Fig. 3 zeigt ein Zeitablaufdiagramm von verschiedenen Signalen des Speichers aus Fig. 1 entsprechend der vorliegenden Erfindung.
Fig. 4 illustriert in teilweiser Blockdarstellungsforn und teilweise schematischer Form einen Abschnitt der Schreibsteuerschaltung des Speichers aus Fig. 1 entsprechend der vorliegenden Erfindung.
Fig. 5 illustriert in schematischer Form die einseitige Verzögerungsschaltung des Speichers aus Fig. 1 entsprechend der vorliegenden Erfindung.

Beschreibung einer bevorzugten Ausführungsform

Fig. 1 illustriert in Blockdarstellungsform einen Speicher 20 entsprechend der vorliegenden Erfindung. Der Speicher 20 enthält einen Speicherblock 22, eine Zeilenauswahlschaltungsanordnung 38, ein Adreßpuffer 40, einen Zeilen-Vordekoder 42, eine Blocklogik 42, einen Spalten-Vordekoder 43, eine Schreibsteuerschaltung 44, eine einseitige Verzögerungsschaltung 45, eine Daten-I/O-Schaltungsanordnung 46, globale Schreibdatenleitungen 47 und globale Lesedatenleitungen 50. Der Speicherblock 22 enthält einen Bitleitungsausgleichsblock 24, ein Speicherfeld 26, einen Spalten-Logik/Dekoder 28, eine Speicherzelle 30, eine Wortleitung 32 und ein Bitleitungspaar 34. Der Speicherblock 22 ist ein repräsentativer Speicherblock des Speichers 20 und es können andere Speicherblöcke in dem Speicher 20 vorhanden sein. Das Speicherfeld 26 enthält 128 Bitleitungspaare und 512 Wortleitungen. Die Speicherzellen sind an Kreuzungspunkten der Wortleitungen und der Bitleitungspaare angeordnet. Eine repräsentative Speicherzelle 30 ist in Figur 1 illustriert, die mit der Wortleitung 32 und dem Bitleitungspaar 34 verbunden ist. Das Bitleitungspaar 34 enthält Pitleitungen 36 und 37. Die globalen Schreibdatenleitungen 47 enthalten eine globale Schreibendatenleitung 48 und eine globale Schreibdatenleitung 49. Die globalen Lesedatenleitungen 50 enthalten eine globale Lesedatenleitung 51 und eine globale Lesedatenleitung 52.
Die Schreibsteuerschaltung 44 empfängt ein externes Schreibfreigabesignal mit ECL(emittergekoppelte Logik)-Pegel, das mit'/W' bezeichnet ist, und ein externes Chipauswahlsignal mit ECL-Pegel, das mit '/CS' bezeichnet ist. Als Reaktion liefert die Schreibsteuerschaltung 44 ein Kernschreibsignal, das mit '/WIC' bezeichnet wird, ein internes Chipauswahlsignal, das mit '/CSI' bezeichnet wird, und interne Differenzschreibsignale, die mit 'WI' bzw. '/WI' bezeichnet werden. Die einseitige Verzögerungsschaltung 45 empfängt die internen Schreibsignale WI und /WI und liefert ein einseitiges Verzögerungssteuersignal, das mit 'WED' bezeichnet wird, auflogischen CMOS(Komplementär-Metall-Oxyd-Halbleiter)-Pegeln.
Für ECL-Anwendungen ist VDD die Systemmasse, wobei VSS gleich einer negativen Stromversorgungsspannung ist, die im allgemeinen gleich zu -5,2 Volt ist. Eine logisch hohe ECL-Spannung ist im wesentlichen gleich VDD minus einem Basis-Emitter- Diode-Spannungsabfall (VBE), und eine logisch niedrige ECL- Spannung ist gleich zu VDD - 2VBE. Die CMOS-Logikpegel können über die volle Spanne der Stromversorgungsspannung schwingen.
Der Adreßpuffer 40 empfängt ein Adreßsignal, das mit 'ADRESSE' bezeichnet ist, und liefert eine gepufferte differentielle Zeilenadresse, die mit 'ZEILENADRESSE' bezeichnet ist, eine gepufferte differentielle Blockadresse, die mit 'BLOCKADRESSE' bezeichnet ist, und eine gepufferte differentielle Spaltenadresse, die mit 'SPALTENADRESSE' bezeichnet ist. Die Blocklogik 41 empfängt die Blockadreßsignale BLOCKADRESSE, das Kernschreibsignal /WIC und das interne Chipfreigabesignal /CSI und liefert als Antwort ein Bitleitungsausgleichssignal, das mit 'EQ' bezeichnet wird, an den Bitleitungsausgleichsblock 24 und ein Blockauswahlsignal, das mit 'BS' bezeichnet wird, an die Spaltenauswahl 38. In anderen Ausführungsformen können unterschiedliche Anzahlen von Blöcken, unterschiedliche Größen von Blöcken und unterschiedliche Wortbreiten verwendet werden. Die Blocklogik 41 wird Blockauswahlsignale und Bitleitungsausgleichssignale an die anderen Speicherblöcke ebenso liefern.
Der Zeilen-Vordekoder 42 empfängt die differentiellen Zeilenadreßsignale ZEILENADRESSE und das einseitige Verzögerungssteuersignal WED. Als Reaktion liefert der Zeilen-Vordekoder eine Mehrzahl von vordekodierten Zeilenadreßsignalen, die mit 'VORDEKODIERTE ZEILENADRESSE' bezeichnet sind, an die Zeilenauswahl 38. Der Spalten-Vordekoder 43 empfängt die differentiellen Spaltenadreßsignale SPALTENADRESSE und liefert als Antwort eine Mehrzahl von vordekodierten Spaltenadreßsignalen, die mit 'VORDEKODIERTE SPALTENADRESSE' bezeichnet werden, an den Spalten-Logik/Dekoder 28. Die spezifischen Adreßsignale, die durch den Zeilen-Vordekoder 42 und den Spalten-Vordekoder 43 empfangen werden, haben keine spezielle Signifikanz und können in anderen Ausführungsformen unterschiedlich sein. Außerdem kann der Betrag der Dekodierung, der durch die Zeilen- und Spalten-Vordekoder ausgeführt wird, in anderen Ausführungsformen unterschiedlich sein.
In einer Ausführungsform ist der Speicherblock 22 einer von 64 Speicherblöcken, und die 64 Blöcke sind in vier Quadranten von jeweils 16 Blöcken gruppiert. Die anderen Speicherblöcke sind zum Zwecke der Klarheit und Einfachheit nicht gezeigt. Im Speicherblock 22 empfängt die Zeilenauswahl 38 das Blockauswahlsignal BS und eine vordekodierte Zeilenadresse und wählt als Antwort eine der 512 Wortleitungen aus. Die Speicherzellen in dem Speicherfeld 26 sind an Kreuzungspunkten der 512 Wortleitungen und der 128 Bitleitungspaare angeordnet. Jede Speicherzelle ist mit einer Wortleitung und einem Bitleitungspaar gekoppelt. Jedes Bitleitungspaar dient als ein Eingang zu den Speicherzellen während des Schreibzyklus des Speichers 20 und als ein Ausgang während des Lesezyklus. Eine repräsentative Speicherzelle 30 ist gezeigt, die mit der Wortleitung 32 und dem Bitleitungspaar 34 gekoppelt ist. Der Bitleitungsausgleichsblock 24 empfängt das Ausgleichssignal EQ von der Blocklogik 41 und ist mit jedem der 128 Bitleitungspaare des Speicherfeldes 26 gekoppelt. Die Blocklogik 41 liefert Blockauswahlsignale BS zum Auswählen von einem der Speicherblöcke.
Der Spalten-Logikldekoder 28 ist mit jedem Begleitungspaar inklusive des repräsentativen Begleitungspaars 34 gekoppelt, und er ist mit dem globalen Lesedatenleitungspaar 50 und dem globalen Schreibdatenleitungspaar 47 gekoppelt. Während eines Schreibzyklus empfängt die Daten-I/O-Schaltung 46 einseitige Daten, die mit 'DATEN' bezeichnet werden, und liefert differentielle Datensignale, die mit 'WGDL' und '/WGDL' bezeichnet werden, an die globalen Schreibdatenleitungen 48 bzw. 49. Während eines Lesezyklus empfängt die Daten-I/O-Schaltung 46 differentielle Datensignale, die mit 'RGDL' und '/RGDL' bezeichnet werden, an die globalen Lesedatenleitungen 51 bzw. 52 und liefert einseitige Datensignale DATEN. In einer bevorzugten Ausführungsform ist der Speicher 20 mit einer Wortbreite von X1 konfiguriert. Jedoch könnte der Speicher 20 ebenso einer Wortbreite von X2, X4 oder X8 konfiguiert sein. Die anderen globalen Lesedatenleitungen und globalen Schreibdatenleitungen zum Unterstützen anderer Wortbreiten sind zur Erleichterung der Illustration nicht gezeigt.
Für eine Wortbreite von X1 empfängt der Speicher 20 22 Adreßsignale A0 - A21. Der Adreßpuffer 40 liefert Spaltenadreßsignale A0 - A3, Blockadreßsignale A 4 - A7, Zeilenadreßsignale A10 - A16, Quadrantenadreßsignale A17 und A18 zum Auswählen von einem der vier Quadranten und X1-Optionsadreßsignale A19 - A21. Weniger Adreßsignale sind notwendig, um einen Speicher 20 für andere Wortbreiten zu konfigurieren.
Um Daten aus dem Speicher 20 zu lesen, empfängt die Schreibsteuerschaltung 44 das externe Chipauswahlsignal /CS als ein logisch niedriges ECL (aktiv) und das externe Schreibfreigabesignal, das mit /W bezeichnet ist, als ein logisch hohes ECL (inaktiv). Es ist zu bemerken, daß ein Balken oder eine Überstreichung über dem Signalnamen anzeigt, daß das Signal bei logisch niedrigem Pegel aktiv ist. Als Reaktion auf den Empfang der internen Schreibsteuersignale WI und /WI liefert die einseitige Verzögerungsschaltung 45 das einseitige Verzögerungssteuersignal WED während des Schreibzyklus logisch niedrig. Die internen Schreibsignale WI und /WI und das interne Chipauswahlsignal /CSI werden aus dem Schreibfreigabesignal /W bzw. dem Chipauswahlsignal /CS gepuffert. Das Blockauswahlsignal BS wird aus den Blockadreßsignalen BLOCKADRESSE dekodiert und wählt den Speicherblock 22 des Speichers 20 aus. Nur ein Speicherblock kann auf einmal ausgewählt werden. Der Zeilen-Vordekoder 42 empfängt eine Zeilenadresse, die aus dem gepufferten differentiellen Zeilenadreßsignalen ZEILENADRESSE dekodiert ist, und liefert eine vordekodierte Zeilenadresse, die mit 'VORDEKODIERTE ZEILENADRESSE' bezeichnet wird, an die Zeilenauswahl 38, um eine der 512 Wortleitungen auszuwählen, von denen die Wortleitung 32 ein Beispiel ist. Es gibt 128 Speicherzellen, die mit jeder Wortleitung gekoppelt sind. Jede Speicherzelle, die mit der ausgewählten Wortleitung gekoppelt ist, liefert ihre Ausgabe als eine Differenzspannung auf ein entsprechendes Bitleitungspaar. Vordekodierte Spaltenadreßsignale VORDEKODIERTE SPALTENADRESSE werden an den Spalten- Logik/Dekoder 28 geliefert. Für eine Wortbreite von X1 wählt der Spalten-Logikldekoder 28 ein Bitleitungspaar aus den 128 Bitleitungspaaren, zum Beispiel das Bitleiüungspaar 34 aus. Wenn das Bitleitungspaar 34 ausgewählt ist, erfaßt und verstärkt der Spalten-Logikldekoder 28 die relativ kleine Differenzspannung, die durch die Speicherzelle 30 an das Bitleitungspaar 34 geliefert wird, und koppelt die ausgewählte Bitleitung mit dem globalen Lesedatenleitungspaar 50. Das globale Lesedatenleitungspaar so ist repräsentativ für die acht globalen Lesedatenleitungspaare in dem Speicher 20. Die Daten-I/O- Schaltung 46 empfängt ein differentielles Signal von dem globalen Lesedatenleitungspaar 50 entsprechend des Differenzsignales von dem Bitleitungspaar 34 und liefert ein einseitiges Datensignal DATEN. Die Differenzspannung während eines Lesezyklus ist ungefähr 300 Millivolt.
Während eines Schreibzyklus ist der Fluß der Daten im wesentlichen umgekehrt. Zum Schreiben von Daten in den Speicher 20 ist das Chipauswahlsignal /cs logisch niedrig (aktiv) und das Schreibfreigabesignal /W ändert seinen Zustand von logisch hoch auflogisch niedrig. Die Daten-I/O-Schaltung 46 empfängt ein Datenbit, das in den Speicher 20 zu schreiben ist, und liefert das Datenbit als ein Differenzsignal auf ein entsprechendes globales Schreibdatenleitungspaar 47. Das globale Schreibdatenleitungspaar 47 ist repräsentativ für die acht globalen Schreibdatenleitungspaare in dem Speicher 20. Die Blocklogik 41 wählt den Speicherblock aus, der das Datenbit empfangen soll. Der Spaltenvordekoder 43 liefert die vordekodierte Spaltenadresse an den Spalten-Logikldekoder 28, der ein globales Schreibdatenleitungspaar mit einem Bitleitungspaar koppelt. Der Zeilen-Vordekoder liefert eine vordekodierte Zeilenadresse an die Zeilenauswahl 38, die eine der 512 Wortleitungen auswahlt. Wie in dem Lesezyklus liefern die Speicherzellen, die an einer freigegebenen Wortleitung angeordnet sind, Daten auf die Bitleitungspaare. Jedoch ist eine Spannungsdifferenz, die auf die Bitleitungspaare durch den Spalten-Logikldekoder 28 getrieben wird, größer als die Treiberspannung der Speicherzelle und überschreibt ein gespeichertes Bit in der Speicherzelle. Die Differenzspannung, die auf die Bitleitungspaare während des Schreibzyklus getrieben wird, ist ungefähr 3,0 Volt. An dem Ende eines Schreibzyklus muß die Differenzspannung auf dem Bitleitungspaar auf einen Pegel reduziert werden, der klein genug ist, so daß der Wert nicht fehlerhafterweise in eine Speicherzelle während des folgenden Lesezyklus geschrieben wird. Der Ausgleich der Bitleitungspaare wird durch den Bitleitungsausgleichsblock 24 erreicht.
Der Schreibzyklus endet als Reaktion darauf, daß das Schreibfreigabesignal /W logisch hoch wird. Die Differenzspannung auf dem ausgewählten Bitleitungspaar muß ausgeglichen werden, bevor die Adresse die Wortleitung ändert. Dieser Zeitraum ist durch die TWHAX-Spezifikation spezifiziert. Der TWHAX-Zeitraum ist in dem Zeitablaufdiagramm aus Fig. 3 illustriert. Manchmal ist, aus verschiedenen Gründen, TWHAX von einer ungenügenden Dauer, um den Bitleitungsausgleich zu erlauben bevor sich die Wortleitung ändert. Falls sich die Wortleitung ändert, bevor der Bitleitungsausgleich auftritt, kann der Wert, der während des Schreibzyklus geschrieben worden ist, in die ausgewählte Speicherzelle während des nächsten Lesezyklus geschrieben werden, was ein Datenzuverlässigkeitsproblem verursacht.
Die einseitige Verzögerungsschaltung 45 liefert das einseitige Verzögerungssteuersignal WED an den Zeilen-Vordekoder 42, um zu verhindern, daß sich die vordekodierte Zeilenadresse ändert, bevor der Begleitungsausgleich auftritt. Die alte vordekodierte Zeilenadresse wird verriegelt und die neue vordekodierte Zeilenadresse wird daran gehindert, den Zeilendekoder 42 zu verlassen, bis das einseitige Verzögerungssteuersignal WED logisch niedrig wird. In der bevorzugten Ausführungsform wird die Adresse in dem Zeilen-Vordekoder 42 verriegelt. In anderen Ausführungsformen kann die Zeilenadresse irgendwo zwischen dem Adreßpuffer 40 und der Zeilenauswahl 38 verriegelt werden. Beim Bestimmen, wo die Adresse zu verriegeln ist, muß die Anzahl der Adreßsignale in dem Speicher, die Strombelastung auf jedem Signalweg und das Layout der integrierten Speicherschaltung berücksichtigt werden. Außerdem kann, in anderen Ausführungsformen, die Spaltenadresse anstelle der Zeilenadresse verriegelt werden.
Das einseitige Verzögerungssteuersignal WED ist auf logisch hohem Pegel aktiv. Wenn sich das Schreibfreigabesignal /W von logisch hoch auflogisch niedrig ändert, ändert sich das Steuersignal WED von logisch niedrig auflogisch hoch. Wenn sich das Schreibfreigabesignal /W von logisch hoch auflogisch niedrig ändert, verzögert die einseitige Verzögerungsschaltung 45 den Übergang des einseitigen Verzögerungssteuersignals WED von einem logisch niedrigen Pegel auf einen logisch hohen Pegel. Daher der Name einseitige Verzögerung. Die Schaltung, die das einseitige Verzögerungssteuersignal WED liefert, ist in Fig. 4 illustriert und wird später diskutiert. Das Steuern der Wortleitungsauswahl mit dem Schreibfreigabesignal verhindert, daß eine neue Adresse durchgetastet wird, bevor der Bitleitungsausgleich aufgetreten ist, wodurch ein TWHAX-Fehler verhindert wird.
Fig. 2 illustriert in einer teilweisen Blockdarstellungsform und einer teilweise schematischen Form einen Zeilen- Vordekoderabschnitt 42a des Zeilen-Vordekoders 42 aus Fig. 1 entsprechend der vorliegenden Erfindung. Der Zeilen-Vordekoder 42 enthält eine Mehrzahl von Zeilen-Vordekoderschaltungen, die durch den Zeilen-Vordekoder 42a aus Fig. 2 repräsentiert sind. In einer Ausführungsform werden sieben differentielle Adreßsignale durch den Adreßpuffer 40 an den Zeilen-Vordekoder 42 geliefert. Vierundzwanzig Zeilen-Vordekoderschaltungsabschnitte 42a in dem Zeilen-Vordekoder 42 empfangen diese sieben differentiellen Adreßsignale und liefern 24 vordekodierte Zeilenadreßsignale.
Der Zeilen-Vordekoder 42a enthält ein NAND-Gatter 56 mit drei Eingängen, ein Durchgangsgatter 57 und ein Verriegelungsabschnitt 58. Das NAND-Gatter 56 enthält P-Kanaltransistoren 60, 61 und 62, N-Kanaltransistoren 64, 65, 66, 67, 68 und 69 und einen NPN-Transistor 63. Der P-Kanaltransistor 60 weist eine Source, die mit einem positiven Stromversorgungsspannungsanschluß, der mit 'VDD' bezeichnet ist, verbunden ist, ein Gate zum Empfangen eines Eingangssignals, das mit 'RO' bezeichnet ist, und ein Drain auf. Der P-Kanaltransistor 61 weist eine Source, die mit VDD verbunden ist, ein Gate zum Empfangen eines Eingangssignales, das mit 'R1' bezeichnet ist, und ein Drain, das mit dem Drain des Transistors 60 verbunden ist, auf. Der P-Kanaltransistor 62 weist eine Source, die mit VDD verbunden ist, ein Gate zum Empfangen eines Eingangssignales, das mit 'R2' bezeichnet ist, und ein Drain, das mit dem Drain des Transistors 61 verbunden ist, auf. Der NPN-Transistor 63 weist einen Kollektor, der mit VDD verbunden ist, eine Basis, die mit dem Drain des Transistors 62 verbunden ist, und einen Emitter, der mit einem Konten, der mit 'N101' bezeichnet ist, verbunden ist, auf. Der N-Kanaltransistor 64 weist ein Drain, das mit den Drains der Transistoren 60, 61 und 62 verbunden ist, ein Gate, das mit dem Gate des Transistors 60 verbunden ist, und eine Source auf. Der N-Kanaltransistor 65 weist ein Drain, das mit der Source des Transistors 64 verbunden ist, ein Gate, das mit dem Gate des Transistors 61 verbunden ist, und eine Source auf. Der N-Kanaltransistor 66 weist ein Drain, das mit der Source des Transistors 65 verbunden ist, ein Gate, das mit dem Gate des Transistors 62 verbunden ist, und eine Source, die mit einem negativen Stromversorgungsspannungsanschluß, der mit 'VSS' bezeichnet ist, verbunden ist, auf. Der N-Kanaltransistor 67 weist ein Drain, das mit dem Emitter des Transistors 63 am Knoten N101 verbunden ist, ein Gate, das mit dem Gate des Transistors 64 verbunden ist, und eine Source auf. Der N-Kanaltransistor 68 weist ein Drain, das mit der Source des Transistors 67 verbunden ist, ein Gate, das mit dem Gate des Transistors 65 verbunden ist, und eine Source auf. Der N-Kanaltransistor 69 weist ein Drain, das mit der Source des Transistors 68 verbunden ist, ein Gate, das mit dem Gate des Transistors 66 verbunden ist, und eine Source, die mit VSS verbunden ist, auf.
Das Durchgangsgatter 57 enthält einen P-Kanaltransistor 70, einen N-Kanaltransistor 71 und einen Inverter 72. Der P-Kanaltransistor 70 weist einen ersten Drain/Source-Anschluß, der mit dem Ernitter des Transistors 63 am Knoten Nlol verbunden ist, einen zweiten Drain/Source-Anschluß, der mit einem Knoten, der mit 'N102' bezeichnet ist, verbunden ist, und ein Gate zum Empfangen des einseitigen Steuersignals WED auf. Der N- Kanaltransistor 71 weist einen ersten Drain/Source-Anschluß, der mit dem ersten Drain/Souce-Anschluß des Transistors 70 am Knoten N101 verbunden ist, einen zweiten Drain/Source- Anschluß, der mit dem zweiten Drain/Source-Anschluß des Transistors 70 am Knoten N102 verbunden ist, und ein Gate auf. Der Inverter 72 weist einen Eingangsanschluß, der mit dem Gate des Transistors 70 verbunden ist, und einen Ausgangsanschluß, der mit dem Gate des Transistors 71 verbunden ist, auf.
Der Verriegelungsabschnitt 58 enthält Inverter 73 und 77, einen NPN-Transistor 74 und N-Kanaltransistor 75 und 76. Der Inverter 73 weist einen Eingangsanschluß, der mit dem zweiten Drain/Source-Anschluß des Transistors 70 am Knoten N102 verbunden ist, und einen Ausgangsanschluß auf. Der NPN-Transistor 74 weist einen Kollektor, der mit VDD verbunden ist, eine Basis, die mit dem Ausgangsanschluß des Inverters 73 verbunden ist, und einen Emitter zum Liefern eines Ausgangssignals, das mit 'RP0' bezeichnet wird, auf. Der N-Kanaltransistor 75 weist ein Drain, das mit der Basis des Transistors 74 verbunden ist, ein Gate, das mit dem Eingangsanschluß des Inverters 73 am Knoten N102 verbunden ist, und eine Source, die mit dem Emitter des Transistors 74 verbunden ist, auf. Der N-Kanaltransistor 76 weist ein Drain, das mit dem Emitter des Transistors 74 verbunden ist, ein Gate, das mit dem Eingangsanschluß des Inverters 73 am Knoten N102 verbunden ist, und eine Source, die mit VSS verbunden ist, auf. Der Inverter 77 weist einen Eingangsanschluß, der mit dem Emitter des Transistors 74 verbunden ist, und einen Ausgangsanschluß, der mit dem Eingangsanschluß des Inverters 73 am Knoten N102 verbunden ist, auf.
Der Zeilen-Vordekoderabschnitt 42a empfängt die drei Eingangssignale R0, R1 und R2 und liefert das Ausgangssignal RP0 an die Zeilenauswahl 38. Der Zeilen-Vordekoder 42a ist repräsentativ für die Mehrzahl der Zeilen-Vordekoder im Speicher 20. Die Anzahl der Zeilen-Vordekoder im Speicher 20 wird durch die Anzahl der Zeilenadreßsignale und die Anzahl der Zeilen in jedem Speicherblock 22 bestimmt. Die Eingangssignale R0, R1 und R2 repräsentieren drei der gepufferten Adreßsignale, die durch den Adreßpuffer 40 geliefert werden, und das Ausgangssignal RP0 repräsentiert eines der vordekodierten Zeilenadreßsignale, die durch den Zeilen-Vordekoder 42 geliefert werden.
Das NAND-Gatter 56 ist ein herkömmliches BICMOS-NAND-Gatter und empfängt drei CMOS-Logikpegel-Eingangssignale R0, R1 und R2, die drei der gepufferten Zeilenadreßsignale ZEILENADRESSE entsprechen, und liefert als Antwort ein Signal am Knoten Niol als ein logisches NAND der Eingangssignale R0, R1 und R2. Wenn mindestens eines der Eingangssignale R0, R1 und R2 dem NAND- Gatter 56 logisch niedrig eingegeben wird, ist das Signal am Knoten N101 logisch hoch. Nur falls alle Eingangssignale R0, R1 und R2 logisch hoch sind, wird das Signal am Knoten N101 logisch niedrig sein. Die Eingangssignale R0, R1 und R2 sind auf CMOS-Logikpegel, jedoch kann ein NAND-Gatter, das unterschiedliche Logikpegel (wie ECL) verwendet, verwendet werden.
Für den Fall, in dem eines der Eingangssignale R0, R1 und R2 logisch niedrig und die anderen Signale logisch hohe Spannungen sind, ist mindestens einer der P-Kanaltransistoren 60 - 62 leitend, mindestens einer der in Reihe geschalteten Kanaltransistoren 64 - 66 ist nicht-leitend und mindestens einer der in Reihe geschalteten Transistoren 67 - 69 ist nicht-leitend. Daher wird die Basis des Transistors 63 auf ungefähr VDD gezogen und die logisch hohe Spannung am Knoten Niol ist gleich der Spannung an der Basis des Transistors 63 minus einem Basis-Emitter-Dioden-Spannungsabfall (VBE) über den Transistor 63. Wenn alle Eingangssignale R0, R1 und R2 auflogisch hohen Spannungen sind, sind alle P-Kanaltransistoren 60 - 62 nichtleitend und alle N-Kanaltransistoren 64 - 66 sind leitend, wodurch die Basis des Transistors 63 auf VSS gezogen wird. Der Transistor 63 ist nicht-leitend, so daß die Spannung am Knoten N101 auflogisch niedriger Spannung von ungefähr VSS durch die Transistoren 67 - 69 gezogen wird.
Wenn das Durchgangsgatter 57 das einseitige Verzögerungssteuersignal WED als ein logisch niedriges Signal (das einen Lesezyklus anzeigt) empfängt, ist der P-Kanaltransistor 70 leitend. Der Inverter 72 empfängt das einseitige Verzögerungssteuersignal WED als eine logisch niedrige Spannung und liefert eine logisch hohe Spannung an den N-Kanaltransistor 71, was den Transistor 71 leitend macht. Wenn die Transistoren 70 und 71 angeschaltet sind (oder leitend), gibt es einen Leitungsweg zwischen den Knoten N101 und N102, was die Spannung am Knoten N102 ungefähr gleich der Spannung am Knoten N101 macht. Der Verriegelungsabschnitt 58 empfängt ein Signal durch das Durchgangsgatter 57 am Knoten N102, wenn das einseitige Verzögerungssteuersignal WED ein logisch niedriges Signal ist, und liefert das Ausgangssignal RP0.
Wenn das Durchgangsgatter 57 das einseitige Verzögerungssteuersignal WED als eine logisch hohe Spannung empfängt (die einen Schreibzyklus anzeigt), werden der P-Kanaltransistor 70 und der N-Kanaltransistor 71 ausgeschaltet (oder nichtleitend), was den Spannungspegel am Knoten N102 daran hindert, durch die Spannung am Knoten Niol beeinflußt zu werden. Darum entkoppelt das Durchgangsgatter 57 effektiv den Zeilen- Vordekoder 42a von der Zeilenauswahl 38. Der Verriegelungsabschnitt 58 hält das Ausgangssignal RP0 auf einem logischen Pegel, der dem logischen Pegel entspricht bevor das einseitige Verzögerungssteuersignal WED ein logisch hohes Signal wurde. Der Verriegelungsabschnitt 58 hält den logischen Pegel des Ausgangssignal RPO bis das einseitige Verzögerungssteuersignal WED ein logisch niedriges Signal wird, wodurch ein Leitungsweg zwischen den Knoten NlO1 und N102 zur Ausbildung gebracht wird.
Der N-Kanaltransistor 71 ist in der Ausführungsform, die in Fig. 2 illustriert ist, als ein N-Kanaltransistor mit niedrigem Schwellwert gezeigt, um die Schaltungsverzögerung des Durchgangsgatters 57 zu vermindern. Der N-Kanaltransistor 71 mit niedriger Schwellspannung weist eine Schwellspannung (VT) von ungefähr 0,5 Volt auf. In anderen Ausführungsformen kann ein normaler N-Kanaltransistor für den N-Kanaltransistor mit niedriger Schwellspannung eingesetzt werden.
Falls die Spannung an dem Knoten N102 logisch hoch ist, ist der Ausgang des Inverters 73 auflogisch niedrig und der Transistor 74 ausgeschaltet (oder nicht-leitend). Der Transistor 75 ist leitend und hilft, eine Basis-Emitter-Sperrvorspannung des Transistors 74 zu verhindern. Der Transistor 76 ist leitend, wodurch die Spannung an dem Emitter des Transistors 74 auf VSS reduziert wird, so daß das Ausgangssignal RP0 logisch niedrig, gleich zu ungefähr Vss, ist. Der Inverter 77 empfängt eine logisch niedrige Spannung und verstärkt den logisch hohen Zustand an dem Knoten N102. Der Inverter 77 'verriegelt' daher den logischen Pegel des Ausgangssignals RP0. Der Inverter 77 ist so dimensioniert, daß er eine schwache Verriegelung liefert, so daß der logische Pegel, der durch den Verriegelungsabschnitt 58 gehalten wird, überschrieben werden kann, wenn das Durchgangsgatter 57 leitend wird, was es einem neuen Adreßsignal erlaubt, durchzulaufen.
Falls die Spannung am Knoten N102 logisch niedrig ist, ist der Ausgang des Inverters 73 logisch hoch und der Transistor 74 leitend. Beide Transistoren 75 und 76 sind nicht-leitend, was es dem Ausgangssignal RP0 erlaubt, auf einen logisch hohen Pegel gezogen zu werden. Die Spannung, die durch den Inverter 77 empfangen wird, ist logisch hoch, so daß der logisch niedrige Ausgang an den Knoten N102 geliefert wird, um eine schwache Verriegelung für die logisch niedrige Spannung an dem Knoten N102 zu liefern, die überschrieben werden kann, wenn das Durchgangsgatter 57 leitend wird und einem neuen Signal erlaubt, durchzulaufen.
Fig. 3 zeigt ein Zeitablaufdiagramm von einigen der verschiedenen Signale des Speichers 20 aus Fig. 1. Es ist zu bemerken, daß die Zeitintervalle und die logischen Pegel, die in Fig. 3 illustriert sind, nicht maßstabsgerecht gezeichnet sind und nur zur Repräsentierung der Sequenz und der Beziehung von einigen der Signale während eines Schreibzyklus des Speichers 20 gedacht sind. Zum Zeitpunkt t0 ändert sich die Adresse und das Schreibfreigabesignal /W von logisch hoch auflogisch niedrig, wodurch der Start eines Schreibzyklus angezeigt wird. Es ist zu bemerken, daß in anderen Ausführungsformen das Schreibfreigabesignal /W einige Zeit nach dem Zeitpunkt t0 logisch niedrig werden kann. Als Antwort auf die Adreßänderung ändert sich die vordekodierte Zeilenadresse nach einer relativ kurzen Ausbreitungsverzögerung. Außerdem ändert sich die Wortleitung (WL) als Antwort darauf und nachdem sich die vordekodierte Zeilenadresse geändert hat. Das einseitige Verzögerungssteuersignal WED ändert sich zum Zeitpunkt t1 von logisch niedrig auflogisch hoch, nach einer vorbestimmten Verzögerung, als Reaktion auf die Anderung des Schreibfreigabesignals /W von logisch hoch auflogisch niedrig. Zum Zeitpunkt tl verursacht das einseitige Verzögerungssteuersignal WED, daß die vordekodierte Zeilenadresse verriegelt wird. Die Länge der vorbestimmten Verzögerung ist lang genug, um sicherzustellen, daß es eine gültige vordekodierte Zeilenadresse gibt, bevor die vordekodierte Zeilenadresse verriegelt wird.
Das Zeitinterval zwischen der Adreßänderung zum Zeitpunkt t2 und dem Zeitpunkt, zu dem das Schreibfreigabesignal /W logisch hoch wird, ist als die THWAX-Spezifikation bekannt. Normalerweise wird das Schreibfreigabesignal /W zur selben Zeit wie oder vor der Anderung der Adresse inaktiv, in welchem Fall THWAX gleich Null ist. In dem Fall, der durch Fig. 3 illustriert wird, ist THWAX negativ, d.h., das Schreibfreigabesignal /W wird inaktiv, nachdem sich die Adresse ändert. Falls dieses auftritt, kann der Bitleitungsausgleich nicht vollendet werden, bevor sich die Wortleitung ändert, was verursacht, daß ein Wert in die Speicherzelle, die durch die neue Wortleitung ausgewählt ist, geschrieben wird, wodurch der Wert zerstört wird. In der bevorzugten Ausführungsform wird die Zeilenadresse in dem Zeilen-Vordekoder 42 verriegelt. Dieses hindert die Wortleitung (WL) an einer Änderung bis zum Zeitpunkt t3, wenn das einseitige Verzögeurngssteuersignal WED sich auflogisch niedrig ändert. Dieses stellt sicher, daß der Bitleitungs(BL)- Ausgleich immer auftritt, bevor sich die Wortleitung ändert.
Fig. 4 illustriert in teilweise schematischer Darstellungsform und in teilweise Blockdarstellungform einen Abschnitt der Schreibsteuerschaltung 44 des Speichers 20 aus Fig. 1 entsprechend der vorliegenden Erfindung. Die Schreibsteuerschaltung 44 enthält ein ECL-Logikgatter 90. Zusätzliche Schaltungsanordnungen sind in der Schreibsteuerschaltung 44 zum Liefern des internen Kernschreibsignals \X\TO\(WIC) und des internen Chipauswahlsignals /CSI vorgesehen, aber sie sind in Fig. 4 nicht gezeigt. Das ECL-Logikgatter 90 ist ein herkömmliches ECL-Logikgatter und enthält Widerstände 91 und 92, NPN- Transistoren 931 94 und 96 - 101 und N-Kanaltransistoren 95 und 102 - 106. Der Widerstand 91 weist einen ersten Anschluß, der mit einem positiven Stromversorgungsspannungsanschluß, der mit 'VDD' bezeichnet ist, verbunden ist, und einen zweiten Anschluß, der mit einem Knoten, der mit 'N103' bezeichnet ist, verbunden ist, auf. Der Widerstand 92 weist einen ersten Anschluß, der mit VDD verbunden ist, und einen zweiten Anschluß, der mit einem Knoten, der mit 'N104' bezeichnet ist, verbunden ist, auf. Der NPN-Transistor 93 weist einen Kollektor, der mit dem zweiten Anschluß des Widerstands 91 am Knoten N103 verbunden ist, eine Basis und einen Emitter auf. Der NPN-Transistor 94 weist einen Kollektor, der mit dem zweiten Anschluß des Widerstands 92 am Knoten N104 verbunden ist, eine Basis und einen Emitter, der mit dem Emitter des Transistors 93 verbunden ist, auf. Der N-Kanaltransistor 95 weist ein Drain, das mit den Emittern der Transistoren 93 und 94 verbunden ist, ein Gate zum Empfangen einer Vorspannung, die mit 'NBIAS' bezeichnet ist, und eine Source, die mit einem negativen Stronversorgungsspannungsanschluß, der mit 'VSS' bezeichnet ist, verbunden ist, auf. Der NPN-Transistor 96 weist einen Kollektor, der mit VDD verbunden ist, eine Basis zum Empfangen des externen Schreibfreigabesignals /W und einen Emitter auf. Der NPN- Transistor 97 weist einen Kollektor, der VDD verbunden ist, eine Basis zum Empfangen des externen Chipauswahlsignals /CS und einen Emitter, der mit der Basis des Transistors 93 verbunden ist, auf. Der N-Kanaltransistor 102 weist ein Drain, das mit dem Emitter des Transistors 96 verbunden ist, ein Gate zum Empfangen von NBIAS und eine Source, die mit VSS verbunden ist, auf. Der NPN-Transistor 98 weist einen Kollektor, der mit dem zweiten Anschluß des Widerstands 91 am Knoten N103 verbunden ist, eine Basis, die mit dem Emitter des Transistors 96 verbunden ist, und einen Emitter, der mit den Emittern der Transistoren 93 und 94 verbunden ist, auf. Der N-Kanaltransistor 103 weist ein Drain, das mit dem Emitter des Transistors 97 verbunden ist, ein Gate zum Empfangen der Vorspannung NBIAS und eine Source, die mit VSS verbunden ist, auf. Der NPN- Transistor 99 weist einen Kollektor, der mit VDD verbunden ist, eine Basis zum Empfangen einer Referenzspannung, die mit 'VREF' bezeichnet ist, und einen Emitter, der mit der Basis des Transistors 94 verbunden ist, auf. Der N-Kanaltransistor 104 weist ein Drain, das mit dem Emitter des Transistors 99 verbunden ist, ein Gate zum Empfangen der Vorspannung NBIAS und eine Source, die mit VSS verbunden ist, auf. Der NPN- Transistor 100 weist einen Kollektor, der mit VDD verbunden ist, eine Basis, die mit dem Kollektor des Transistors 93 am Knoten N103 verbunden ist, und einen Emitter, der mit einem Knoten, der mit 'N105' bezeichnet ist, zum Liefern eines internen Schreibsignals, das mit 'WI' bezeichnet ist, verbunden ist, auf. Der N-Kanaltransistor 105 weist ein Drain, das mit dem Emitter des Transistors 100 am Knoten N105 verbunden ist, ein Gate zum Empfangen der Vorspannung NBIAS und eine Source, die mit VSS verbunden ist, auf. Der NPN-Transistor 101 weist einen Kollektor, der mit VDD verbunden ist, eine Basis, die mit dem Kollektor des Transistors 94 am Knoten N104 verbunden ist, und einen Ernitter, der mit einem Knoten, der mit 'N106' bezeichnet ist, zum Liefern eines internen Schreibsignals, das mit '/WI' bezeichnet ist, verbunden ist, auf. Der N-Kanaltransistor 106 weist ein Drain, das mit dem Emitter des Transistors 101 am Knoten N106 verbunden ist, ein Gate zum Empfangen der Vorspannung NBIAS und eine Source, die mit VSS verbunden ist, auf. Der Betrieb des ECL-Logikgatters 90 wird später in der Diskussion der Fig. 5 beschrieben.
Fig. 5 illustriert in schematischer Form die einseitige Verzögerungsschaltung 45 des Speichers aus Fig. 1 entsprechend der vorliegenden Erfindung. Die einseitige Verzögerungsschaltung 45 enthält einen Pegelkonverter 123, einen Niedrigleistungs- Pegelkonverter 121, eine Verzögerungsstufe 128 und eine Ausgangsstufe 145. Der Pegelkonverter 123 enthält die P- Kanaltransistoren 124 und 125 und N-Kanaltransistoren 126 und 127. Der P-Kanaltransistor 124 weist eine Source, die mit VDD verbunden ist, eine Gate zum Empfangen des internen Schreibsignals WI und ein Drain auf. Der P-Kanaltransistor 125 weist eine Source, die mit VDD verbunden ist, ein Gate zum Empfangen des internen Schreibsignals /WI und ein Drain auf. Der N- Kanaitransistor 126 weist ein Drain und ein Gate, die mit dem Drain des Transistors 124 verbunden sind, und eine Source, die mit VSS verbunden ist, auf. Der N-Kanaltransistor 127 weist ein Drain, das mit dem Drain des Transistors 125 verbunden ist, ein Gate, das mit dem Drain des Transistors 124 verbunden ist und eine Source, die mit VSS verbunden ist, auf.
Die Verzögerungsstufe 128 enthält Inverter 129 - 135, P-Kanaltransistoren 136 und 137 und N-Kanaltransistoren 138 und 139. Die Transistoren 136 - 139 bilden ein NOR-Gatter 122. Die Inverter 129 - 135 sind mit dem Eingangsanschluß des Inverters 129, der mit dem Drain des Transistors 125 verbunden ist, in Reihe geschaltet. Der Ausgang des Inverters 129 ist mit dem Eingang des Inverters 130 verbunden, und so weiter.
Der P-Kanaltransitor 136 weist eine Source, die mit VDD verbunden ist, ein Gate, das mit dem Gate des Transistors 125 verbunden ist und zum Empfangen des internen Schreibsignals /WI dient, und ein Drain auf. Der P-Kanaltransistor 137 weist eine Source, die mit dem Drain des Transistors 136 verbunden ist, ein Gate, das mit dem Ausgang des Inverters 135 verbunden ist, und ein Drain auf. Der N-Kanaltransistor 138 weist ein Drain, das mit dem Drain des Transistors 137 verbunden ist, ein Gate, das mit dem Drain des Transistors 124 verbunden ist, und eine Source, die mit VSS verbunden ist, auf. Der N-Kanaltransistor 139 weist ein Drain, das mit dem Drain des Transistors 137 verbunden ist, ein Gate, das mit dem Gate des Transistors 137 verbunden ist, und eine Source, die mit VSS verbunden ist, auf.
Der Niedrigleistungs-Pegelkonverter 121 enthält P-Kanaltransistoren 141, 142 und 145 und N-Kanaltransistoren 143, 144 und 146. Der P-Kanaltransistor 145 weist eine Source, die mit VDD verbunden ist, ein Gate zum Empfangen des einseitigen Verzögerungssteuersignals WED und ein Drain auf. Der P-Kanaltransistor 141 weist eine Source, die mit dem Drain des Transistors 145 verbunden ist, ein Gate zum Empfangen des internen Schreibsignals /WI und ein Drain auf. Der P-Kanaltransistor 142 weist eine Source, die mit VDD verbunden ist, ein Gate zum Empfangen des internen Schreibsignals WI und ein Drain auf. Der N-Kanaltransistor 143 weist ein Drain und ein Gate, die mit dem Drain des Transistors 141 verbunden sind, und eine Source, die mit Vss verbunden ist, auf. Der N-Kanaltransistor 144 weist ein Drain, das mit dem Drain des Transistors 142 verbunden ist, ein Gate, das mit dem Drain des Transistors 141 verbunden ist, und eine Source, die mit Vss verbunden ist, auf. Der N-Kanaltransistor 146 weist einen ersten Drain/Source-Anschluß, der mit dem Drain des Transistors 141 verbunden ist, ein Gate, das mit dem Gate des Transistors 145 verbunden ist, zum Empfangen des einseitigen Verzögerungssteuersignals WED und einen zweiten Drain/Source-Anschluß, der mit dem Drain des Transistors 142 verbunden ist, auf.
Die Ausgangsstufe 145 enthält NPN-Transistoren 140 und 147, einen P-Kanaltransistor 148 und N-Kanaltransistoren 149 und 150. Der NPN-Transistor 140 weist einen Kollektor, der mit VDD verbunden ist, eine Basis, die mit dem Drain des Transistors 137 verbunden ist, und einen Emitter zum Liefern des einseitigen Verzögerungssteuersignals WED auf. Der NPN-Transistor 147 weist einen Kollektor, der mit dem Emitter des Transistors 140 verbunden ist) eine Basis und einen Emitter, der mit VSS verbunden ist, auf. Der P-Kanaltransistor 148 weist eine Source, die mit der Basis des Transistors 140 verbunden ist, ein Gate, das mit VSS verbunden ist, und ein Drain, das mit dem Emitter des Transistors 140 verbunden ist, auf. Der N-Kanaltransistor 149 weist eine Drain, die mit dem Emitter des Transistors 140 verbunden ist, ein Gate, das mit dem Drain des Transistors 142 verbunden ist, und eine Source, die mit der Basis des Transistors 147 verbunden ist, auf. Der N-Kanaltransistor 150 weist ein Drain, das mit der Basis des Transistors 147 verbunden ist, ein Gate, das mit VDD verbunden ist, und eine Source, die mit VSS verbunden ist, auf.
Unter Bezugnahme auf erneut das ECL-Logikgatter 90 aus Fig. 4, die Transistoren 96 und 102 bilden eine Emitterfolger-Eingangsschaltung, die die Spannung, die an der Basis des Transistors 98 empfangen wird, auf ein VBE (ungefähr 0,8 Volt) unter die Spannung des Schreibfreigabesignals /W absenkt, auf. Die Transistoren 97 und 103 bilden eine andere Emitterfolger- Eingangsschaltung, die die Spannung, die an der Basis des Transistors 93 empfangen wird, auf ein VBE unter das Chipfreigabesignal /CS absenkt. Ein Differentialverstärker wird durch die Widerstände 91 und 92, die Transistoren 93 und 94 und den Transistor 95 gebildet. Eine Referenzspannung VREF wird an der Basis des Transistors 99 empfangen, der die Referenzspannung VREF ein VBE absenkt, bevor sie an die Basis des Transistors 94 geliefert wird. Der Kollektor des Transistors 93 liefert ein logisches NOR-Ausgangssignal des Schreibfreigabesignals /W und des Chipauswahlsignals /CS an dem Knoten N103. Der Kollektor des Transistors 94 liefert ein logisches ODER-Ausgangssignal des Schreibfreigabesignals /W und des Chipauswahlsignals /CS an dem Knoten N104. Die Referenzspannung VREF wird so gewählt, daß die Spannung, die durch die Basis des Transistors 94 empfangen wird, an dem Mittelpunkt der logischen Ausschläge des Schreibfreigabesignals 1W und des Chipauswahlsignals /CS ist. Die Transistoren 100 und 105 bilden einen Emitterfolger-Ausgabeabschnitt, der mit dem Kollektor des Transistors 93 am Knoten N103 verbunden ist. Die Transistoren 101 und 106 bilden einen Emitterfolger-Ausgabeabschnitt, der mit dem Kollektor des Transistors 94 am Knoten N104 verbunden ist. Die internen Schreibsignale WI und /WI sind komplementäre interne Logiksignale und werden auf Zwischen-, oder analogen, Logikpegeln geliefert.
Während eines Lesezyklus des Speichers 20 empfängt das ECL- Logikgatter 90 das ECL-Pegel-Schreibfreigabesignal /W auflogisch hoch und das Chipauswahlsignal /CS auflogisch niedrig. Der Transistor 93 ist nicht-leitend und der Transistor 98 ist leitend. Ein Strom durch den Transistor 95, der mit I&sub9;&sub5; bezeichnet wird, wird durch den Transistor 98 so gesteuert, daß die Spannung an dem Knoten N103 gleich einer logisch niedrigen Spannung von VDD minus I&sub9;&sub5;R&sub9;&sub1; ist, wobei R&sub9;&sub1; der Widerstand des Widerstandes 91 ist. Die Spannung an dem Knoten N104 ist logisch hoch, ungefähr gleich zu VDD. Das interne Schreibsignal WI ist eine logisch niedrige Spannung, die gleich zu der Spannung an dem Knoten N103 minus ein VBE über den Transistor 100 ist, und das interne Schreibsignal /WI ist eine logisch hohe Spannung, die gleich zu der Spannung an dem Knoten N104 minus ein VDE über den Transistor 101 ist.
Die einseitige Verzögerungsschaltung 45 liefert das einseitige Verzögerungssteuersignal WED auf einem logisch hohen CMOS- Spannungspegel als Reaktion darauf, daß das Scheibfreigabesignal /W und das Chipauswahlsignal /CS beide auflogisch niedrigen ECL-Spannungen (die einen Schreibzyklus anzeigen) sind. Wenn das Schreibfreigabesignal /W eine logisch hohe ECL-Spannung ist und das Chipauswahlsignal /CS eine logisch niedrige ECL-Spannung (die einen Lesezyklus anzeigt) ist, wird das einseitige Verzögerungssteuersignal WED auf einen logisch niedrigen CMOS-Spannungspegel geliefert. Wenn das Schreibfreigabesignal /W von einer logisch hohen auf eine logisch niedrige Spannung übergeht, geht das einseitige Verzögerungssteuersignal WED von logisch niedrig auflogisch hoch nach einer eingebauten Verzögerung, die durch die Verzögerungsstufe 128 geliefert wird. Wenn das Schreibfreigabesignal /W von einer logisch niedrigen zu einer logisch hohen Spannung übergeht, geht das einseitige Verzögerungssteuersignal WED von einer logisch hohen Spannung zu einer logisch niedrigen Spannung ohne eine Verzögerung, die durch die Verzögerungsstufe 128 geliefert wird, über. Die Schaltzeiten werden verbessert, da die logischen Zwischenpegel von dem ECL-Logikgatter 90 anstelle der vollen CMOS-Logikpegel verwendet werden. Ein logisch hoher Zwischenpegel ist gleich zu ungefähr -0,8 Volt und ein logisch niedriger Zwischenpegel ist gleich zu ungefähr -2,4 Volt, wenn VDD gleich zu Null Volt und Vss gleich zu ungefähr -5,2 Volt ist.
Während eines Lesezyklus (das Schreibfreigabesignal /W ist eine hohe ECL-Logik) ist das interne Schreibsignal WI auf einem logisch niedrigen Zwischenpegel und das interne Schreibsignal /WI ist auf einem logisch hohen Zwischenpegel. Den Pegelkonverter 123 ist der Transistor 124 leitend und der Transistor 125 ist nicht-leitend. Der Transistor 126 ist leitend, was einem Strom erlaubt, durch die Transistoren 124 und 126 zwischen VDD und VSS zu fließen. Der Transistor 127 ist leitend, wodurch die Spannung an dem Eingang des Inverters 129 auf eine logisch niedrige Spannung, die gleich zu ungefähr Vss ist, gezogen wird. Ein logisch niedriges Signal an dem Eingang des Inverters 129 bringt die Ausgabe des Inverters 135 auf eine logisch hohe Spannung, die ungefähr gleich zu VDD ist. Die Inverter 127 - 135 arbeiten bei CMOS-Logikpegeln mit vollem Hub. Die Transistoren 136 und 137 sind nicht-leitend, der Transistor 138 ist leitend, wodurch die Spannung an der Basis des bipolaren Hochzieh-Transistors 140 auf Vss reduziert wird, was den Transistor 140 dazu bringt, nicht-leitend zu sein. Das einseitige Verzögerungssteuersignal WED wird daher an den Emitter des Transistors 140 als ein logisch niedriges Signal geliefert.
Zurselben Zeit empfängt der Niedrigleistungs-Pegelkonverter 121 die internen Schreibsignale WI und /WI an den Gates der Transistoren 142 bzw. 141. Der Transistor 142 ist leitend und der Transistor 141 ist nicht-leitend. Die Transistoren 143 und 144 sind nicht-leitend, was jedweden Stromfluß zwischen den Stromversorgungsanschlüssen VDD und VSS verhindert. Der Transistor 145 empfängt ein logisch niedriges einseitiges Verzögerungssteuersignal WED und ist leitend. Der Transistor 146 ist daher nicht-leitend. Die Transistoren 149 und 150 sind leitend, was den bipolaren Transistor 147 dazu bringt, leitend zu sein, wodurch das einseitige Verzögerungssteuersignal WED auf logisch niedrig gezogen wird.
Um einen Schreibzyklus des Speichers 20 zu beginnen, werden das Schreibfreigabesignal /W und das Chipauswahlsignal /CS auf logisch niedrige Spannungen geändert. Darum sind die Transistoren 93 und 98 nicht-leitend und der Transistor 94 ist leitend, so daß der Strom 195 durch den Transistor 94 gesteuert wird. Die Spannung an dem Knoten N103 ist eine logisch hohe Spannung, die gleich zu ungefähr VDD ist, und die Spannung an dem Knoten N104 ist eine logisch niedrige Spannung, die gleich zu ungefähr VDD minus I&sub9;&sub5;R&sub9;&sub2; ist, wobei R&sub9;&sub2; den Widerstand des Widerstands 92 repräsentiert. Das interne Schreibsignal WI ist eine logisch hohe Spannung, die gleich zu der Spannung an dem Knoten N103 minus ein VBE über den Transistor 100 ist, und das interne Schreibsignal /WI ist eine logisch niedrige Spannung, die gleich zu der Spannung an dem Knoten N104 minus ein VBE über den Transistor 101 ist.
Der Transistor 124 ist nicht-leitend und der Transistor 125 ist leitend. Die Transistoren 126 und 127 sind beide nichtleitend, so daß es keinen Gleichstrom gibt, der durch den Pegelkonverter 123 fließt. Da der Transistor 124 nicht-leitend ist, ist der Transistor 138 ebenfalls nicht-leitend. Eine logisch hohe Spannung, die ungefähr gleich zu VDD ist, wird an den Eingang des Inverters 129 geliefert, wodurch eine logisch niedrige Spannung an dem Ausgang des Inverters 135 geliefert wird. Der Transistor 136 ist leitend und der Transistor 137 wird um die Zeit, die es für die Ausgaben der Inverterkette, die die Inverter 129 - 135 aufweist, braucht, um die Zustände zu ändern, verzögert leitend. Ein Leitungsweg wird zwischen VDD und der Basis des Transistors 140 kreiert, wenn beide Transistoren 136 und 137 leitend werden, was den bipolaren Transistor 140 dazu bringt, in einen Leitungszustand vorgespannt zu werden. Der Transistor 141 des Niedrigleistungs- Pegelkonverters 121 ist leitend und der Transistor 142 ist nicht-leitend. Da das einseitige Verzögerungssteuersignal WED logisch hoch ist, ist der Transistor 146 leitend, was die Transistoren 143 und 144 dazu bringt, leitend zu sein. Das Gate des Transistors 149 wird auf ungefähr VSS gezogen, was den Transistor 149 im wesentlichen nicht-leitend macht. Der Transistor 145 ist nicht-leitend, was einen Leitungsweg daran hindert, zwischen VDD und VSS kreiert zu werden. Darum wird keinem Gleichstrom ermöglicht, in den Niedrigleistungs-Pegelkonverter 121 zu fließen. Da der Transistor 149 nicht-leitend ist, ist der bipolare Transistor 147 ebenfalls nicht-leitend, was dem einseitigen Verzögerungssteuersignal WED erlaubt, auf ungefähr VDD gezogen zu werden. Die in Reihe geschalteten CMOS-Inverter 127 - 135 verzögern, daß der Transistor 137 leitend wird, um ungefähr 4 Nannosekunden. Die Länge der Verzögerung kann leicht durch Erhöhen oder Vermindern der Anzahl der Inverter in der Inverterkette gesteuert werden.
Wenn von einem Schreibzyklus zu einem Lesezyklus übergegangen wird, geht das einseitige Verzögerungssteuersignal WED von logisch hoch auflogisch niedrig als Reaktion darauf, daß das Schreibfreigabesignal /W von logisch niedrig zu logisch hoch übergeht. Es wird keine Verzögerung gewünscht, wenn das einseitige Verzögerungssteuersignal WED von logisch hoch auflogisch niedrig für den Schreib-zu-Lese-Übergang übergeht. Beim Gehen in den Lesezyklus wird der Transistor 136 sofort nichtleitend und der Transistor 138 wird sofort leitend, wodurch die Spannung an der Basis des Transistors 140 auf VSS reduziert wird. Der Transistor 140 wird nicht-leitend und die Ausgangsstufe 145 bringt das einseitige Verzögerungssteuersignal WED auf eine logisch niedrige Spannung.
Die Transistoren 136 und 138 können ihre Zustände sehr schnell ändern, da die Zwischen-Logikpegel des ECL-Logikgatters 90 verwendet werden. Das Verwenden der Zwischen-Logikpegel reduziert die Ausbreitungsverzögerung, die auftritt, wenn volle CMOS-Pegel verwendet werden. Aber die Transistoren 137 und 139 ändern ihren Zustand langsam aufgrund der in Reihe geschalteten Inverter 129 - 135. Die Basis des Transistors 140 kann nicht auf VDD geladen werden, bis an dem Ausgangsanschluß des Inverters 135 logisch niedrig geliefert wird. Zum Entladen der Basis des Transistors 140 schaltet der Transistor 138 sehr schnell an (wird leitend), da das Gate des Transistors 138 mit dem Drain des Transistors 124 verbunden ist, und derart die Verzögerung, die durch die in Reihe geschalteten Inverter 129 - 135 verursacht wird, vermeidet.
Die Transistoren 136 - 139 sind zur Ausbildung eines CMOS-NOR- Gatters 122 mit zwei Eingängen geschaltet. Das NOR-Gatter 122 kann auf den Zwischen-Logikpegeln der Signale WI und /WI arbeiten. Das NOR-Gatter 122 arbeitet wie ein herkömmliches NOR- Gatter, ausgenommen daß das Gate des Transistors 138 mit den Gates der Transistoren 126 und 127 verbunden ist. Falls das NOR-Gatter 122 ein herkömmliches NOR-Gatter wäre, wäre das Gate des Transistors 138 mit dem Gate des Transistors 136 verbunden. Wenn das interne Schreibsignal /WI auflogisch niedrig ist, wird der P-Kanaltransistor 136 leitend werden, aber der logisch niedrige Pegel ist nicht niedrig genug, um einen N- Kanaltransistor nicht-leitend zu machen. Darum ist das Gate des Transistors 138 mit den Gates der Transistoren 126 und 127 gekoppelt, so daß dem Gate des Transistors 138 eine Spannung geliefert wird, die den Transistor 138 nicht-leitend macht, wenn der Transistor 136 leitend ist.
Die Pegelkonverter 123 und 121 sind in den meisten Anwendungen austauschbar, jedoch ist es ein Nachteil des Niedrigleistungs- Pegelkonverters 121, daß er mehr Fläche auf der integrierten Schaltung benötigt. In der bevorzugten Ausführungsform wird der Niedrigleistungs-Pegelkonverter 121 mit einem herkömmlichen Pegelkonverter 123 zur Reduzierung des Stromverbrauches der einseitigen Verzögerungsschaltung 45 verwendet, was immernoch einigermaßen raumsparend ist. In anderen Ausführungsformen können zwei Niedrigleistungs-Pegelkonverter 121 verwendet werden, was den Stromverbrauch der einseitigen Verzögerungsschaltung 45 weiter reduziert.
Während die Erfindung im Kontext einer bevorzugten Ausführungsform beschrieben worden ist, wird es für die Fachleute offensichtlich sein, daß die vorliegende Erfindung in verschiedenen Arten und Weisen modifiziert werden kann und viele Ausführungsformen annehmen kann, die anders als diejenige sind, die oben spezifisch ausgeführt und beschrieben worden ist. Zum Beispiel können andere Typen von Referenz- und Vorspannungsschaltungen für diejenigen, die illustriert worden sind, eingesetzt werden. Außerdem kann die Zeilenadreßverriegelung an einem Ort verwirklicht werden, der ein anderer als der Zeilen-Vordekoder ist. Zusätzlich kann ein unterschiedliches Verfahren zum Verriegeln des vordekodierten Zeilenadreßsignals verwendet werden. Desweiteren kann die Verzögerungsstufe 128 unter Verwendung einer Reihe von ECL-Stufen vor den Pegelkonvertern 121 und 123 implementiert werden. Dementsprechend ist es durch die anhängenden Ansprüche beabsichtigt, alle Modifikationen der Erfindung abzudecken, die innerhalb des Umfanges der Erfindung, wie sie in den anhängenden Ansprüchen spezifiziert ist, fallen.

Claims

1. Integrierte Speicherschaltung (20) mit einem Schreibzyklus, der durch ein Schreibfreigabesignal, das in einen ersten logischen Zustand ist, angezeigt wird, zum Schreiben eines Wertes in eine ausgewählte Speicherzelle (30) über ein ausgewähltes Bitleitungspaar (34) und einem Lesezyklus, der durch das Schreibfreigabesignal, das in einem zweiten logischen Zustand ist, angezeigt wird, zum Lesen eines Wertes, der auf ein ausgewähltes Bitleitungspaar (34) geliefert wird, die aufweist:

eine Mehrzahl von Speicherzellen (26), die mit Wortleitungen (32) und Bitleitungspaaren (34) gekoppelt sind, wobei jede Speicherzelle (30) zum Empfangen eines Wertes von dem Bitleitungspaar (34), mit dem sie gekoppelt ist, wenn die Wortleitung (32), mit der sie gekoppelt ist, freigegeben ist, dient;

ein Zeilendekodiermittel (38, 42) zum Empfangen eines Zeilenadreßsignales und zum Auswählen von einer der Wortleitungen (32) als Reaktion auf die Zeilenadresse;

ein Bitleitungsausgleichsmittel (24), das mit den Bitleitungspaaren (34) gekoppelt ist, zum Ausgleichen der Spannungen auf den Bitleitungspaaren (34) bei der Beendigung eines Schreibzyklus; gekennzeichnet durch:

ein Verhinderungsmittel (45), das mit dem Zeilendekodiermittel (42) gekoppelt ist, zum Hindern des Zeilendekodiermittels (42) am Auswählen einer der Wortleitungen, die unterschiedlich von der ausgewählten Wortleitung (32) ist, bis sich das Schreibfreigabesignal von dem ersten logischen Zustand in den zweiten logischen Zustand ändert.

2. Der Speicher (20) nach Anspruch 1, der weiter ein Steuermittel (45) zum Aktivmachen des ersten Steuersignals nach einer ersten vorbestimmten Verzögerung, nachdem das Schreibfreigabesignal von dem zweiten logischen Zustand zu dem ersten logischen Zustand übergeht, aufweist, wobei das Steuermittel (45) das erste Steuersignal nach einer zweiten vorbestimmten Verzögerung inaktiv macht, wobei die zweite vorbestimmte Verzögerung kleiner als die erste vorbestimmte Verzögerung ist.

3. Speicher (20) nach Anspruch 1, bei dem das Verhinderungsmittel (45) aufweist:

ein Entkoppelungsrnittel (57) zum Entkoppeln des Zeilenadreß- Vordekoders (42) von dem Zeilenauswähler (38), wenn das Schreibfreigabesignal in dem ersten logischen Zustand ist; und ein Verriegelungsmittel (58) zum Zurückhalten der Wortleitungsauswahl bis nach dem Schalten des Schreibfreigabesignals in den zweiten logischen Zustand.

4. Speicher (20) nach Anspruch 3, der weiter ein Steuernittel (45) zum Aktivmachen des ersten Steuersignals nach einer ersten vorbestimmten Verzögerung, nachdem das Schreibfreigabesignal von dem zweiten logischen Zustand zu dem ersten logischen Zustand übergeht, aufweist, wobei das Steuermittel das erste Steuersignal nach einer zweiten vorbestimmten Verzögerung inaktiv macht, wobei die zweite vorbestimmte Verzögerung kleiner als die erste vorbestimmte Verzögerung ist.

5. Speicher (20) nach Anspruch 4, bei dem das Entkoppelungsmittel (57) weiter als den Zeilenadreß-Vordekoder (42) von dem Zeilenauswähler (38) als Reaktion darauf, daß das erste Steuersignal aktiv ist, entkoppelnd gekennzeichnet ist.

6. Speicher (20) nach Anspruch 5, bei dem das Entkoppelungsmittel (57) aufweist:

einen ersten Transistor (70), der eine erste Stromelektrode, die mit dem Ausgang des Zeilenadreß-Vordekoders (56) gekoppelt ist, eine zweite Stromelektrode, die mit dem Zeilenauswähler (58) gekoppelt ist, und eine Steuerelektrode zum Empfangen des ersten Steuersignals aufweist;

einen Inverter (72), der einen Eingangsanschluß zum Empfangen des ersten Steuersignals und einen Ausgangsanschluß aufweist; und

einen zweiten Transistor (71), der eine erste Stromelektrode, die mit dem Ausgang des Zeilenadreß-Vordekoders (56) gekoppelt ist, eine zweite Stromelektrode, die mit dem Zeilenauswähler (58) gekoppelt ist, und eine Steuerelektrode, die mit dem Ausgang des Inverters (72) gekoppelt ist, aufweist.

7. Speicher (20) nach Anspruch 1, bei dem der Speicher (20) eine asynchrone integrierte Speicherschaltung (20) mit einem Schreibzyklus, der durch ein Schreibfreigabesignal, das in einem ersten logischen Zustand ist, angezeigt wird, zum Schreiben eines Wertes in eine ausgewählte Speicherzelle (30) über ein ausgewähltes Bitleitungspaar (34) und einen Lesezyklus, der durch das Schreibfreigabesignal, das in einem zweiten logischen Zustand ist, angezeigt wird, zum Lesen eines Wertes, der auf ein ausgewähltes Bitleitungspaar (34) geliefert wird, aufweist, der aufweist:

eine Mehrzahl von Speicherzellen (26), die mit Wortleitungen und mit Bitleitungspaaren gekoppelt sind, wobei jede Speicherzelle zum Empfangen eines Wertes von dem Bitleitungspaar, mit dem sie gekoppelt ist, wenn die Wortleitung, mit der sie gekoppelt ist, freigegeben ist, dient;

einen Zeilenadreßpuffer (40) zum Empfangen eines Zeilenadreßsignales und zum Liefern von gepufferten komplementären Zeilenadreßsignalen als Antwort;

einen Zeilen-Vordekoder (42) zum Empfangen der gepufferten komplementären Zeilenadreßsignale und zum Liefern von vordekodierten Signalen zum Auswählen einer Wortleitung (32);

einen Zeilenauswähler (38), der mit dem Zeilen-Vordekodierer (42) gekoppelt ist, zum Empfangen der vordekodierten Zeilenadreßsignale zum Ausführen einer Wortleitungsauswahl und zum Ändern einer solchen Wortleitungsauswahl als Reaktion auf eine Änderung in dem Zeilenadreßsignal;

ein Bitleitungsausgleichsmittel (24), das mit den Bitleitungspaaren gekoppelt ist&sub1; zum Ausgleichen der Spannungen auf den Bitleitungspaaren bei der Beendigung eines Schreibzyklus;

ein Übertragungsgatter (57), das mit dem Ausgang des Zeilen- Vordekodierers (42) gekoppelt ist, zum Empfangen eines ersten Steuersignals und zum Hindern des Zeilenadreß-Vordekodierers (42) am Liefern eines neuen vordekodierten Zeilenadreßsignales an den Zeilenauswähler (38), wenn das erste Steuersignal aktiv ist;

ein Steuermittel (45) zum Aktivmachen des ersten Steuersignals als Reaktion darauf, daß das Schreibfreigabesignal in dem ersten logischen Zustand ist, und zum Inaktivmachen des ersten Steuersignals als Reaktion darauf, daß das Schreibfreigabesignal in dem zweiten logischen Zustand ist, wobei das erste Steuersignal für eine vorbestimmte Zeit nach dem Übergang des Schreibfreigabesignals von dem zweiten logischen Zustand in den ersten logischen Zustand verzögert wird; und

eine Verriegelung (58) zum Zurückhalten des vordekodierten Zeilenadreßsignales bis ein neues vordekodiertes Zeilenadreßsignal durch dem Zeilen-Vordekodierer (42) geliefert wird.