DE4236456C2

DE4236456C2 - Halbleiterspeichereinrichtung und Betriebsverfahren dafür

Info

Publication number: DE4236456C2
Application number: DE4236456A
Authority: DE
Inventors: Kenji Tokami; Takayuki Miyamoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-03-27
Filing date: 1992-10-28
Publication date: 1997-01-16
Anticipated expiration: 2012-10-29
Also published as: ITMI930074A0; DE4236456A1; ITMI930074A1; IT1263772B; KR960011203B1; JPH05274875A; TW201851B; JP3179848B2; US5282171A; KR930020460A

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung der in den Ansprüchen 1 oder 4 angegebenen Gattung und Betriebsverfahren dafür. Die Erfindung betrifft insbesondere eine Verbesserung des Worttreibers zum Treiben einer Wortleitung.

Fig. 17 zeigt ein Blockschaltbild der Konfiguration eines dynamischen Direktzugriffsspeichers (im weiteren als DRAM bezeichnet). Dieser DRAM ist auf einem Halbleiterchip CH gebildet.

Ein Speicherzellenfeld 1 weist eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen, die die Mehrzahl von Wortleitungen kreuzen, und eine Mehrzahl von Speicherzellen, die an den Kreuzungen dieser Wort- und Bitleitungen gebildet sind, auf. In Fig. 17 sind eine Wortleitung WL, ein Bitleitungspaar BL, /BL und eine Speicherzelle MC, die an deren Kreuzung gebildet ist, dargestellt. Jede Speicherzelle MC weist einen Kondensator zum Speichern von Daten und einen N-Kanal-Transistor auf. Der N-Kanal-Transistor ist zwischen den Kondensator und eine Bitleitung geschaltet, wobei sein Gate mit einer Wortleitung verbunden ist.

Ein RAS-Puffer 2 empfängt ein externes Zeilenadreß-Abtastsignal /RAS, um ein internes Zeilenadreß-Abtastsignal iRAS und ein Taktsignal RAL zu erzeugen. Ein CAS-Puffer 3 empfängt ein externes Spaltenadreß-Abtastsignal /CAS, um ein internes Zeilenadreß-Ab tastsignal iCAS zu erzeugen. Ein WE-Puffer 4 empfängt ein externes Schreibaktivierungssignal /WE, um ein internes Schreibaktivierungssignal iWE zu erzeugen.

Ein Zeilenadreßpuffer 5 empfängt ein externes Adreßsignal ADD, um ein internes Zeilenadreßsignal RA in Abhängigkeit vom Taktsignal RAL zu erzeugen. Ein Zeilendekoder 6 wählt in Abhängigkeit vom Zeilenadreßsignal RA eine der Mehrzahl von Wortleitungen im Speicherzellenfeld 1 aus. Ein Worttreiber 7 treibt die vom Zeilendekoder 6 ausgewählte Wortleitung WL auf eine vorbestimmte Spannung. Daten werden aus einer Mehrzahl von Speicherzellen, die mit der ausgewählten Wortleitung WL verbunden sind, auf jeweils entsprechende Bitleitungspaare ausgelesen. Der auf das jeweilige Bitleitungspaar ausgelesene Wert wird von einem Leseverstärker 12 verstärkt.

Ein Spaltenadreßpuffer 10 empfängt das externe Adreßsignal ADD, um ein Spaltenadreßsignal CA in Abhängigkeit vom internen Spaltenadreß-Ab tastsignal iCAS zu erzeugen. Ein Spaltendekoder 11 wählt in Abhängigkeit vom Spaltenadreßsignal CA eines der Mehrzahl von Bitleitungspaaren aus. Entsprechend wird ein ausgewähltes Bitleitungspaar BL, /BL mit einem Ein-/Ausgabeleitungspaar IO, /IO verbunden.

Im Schreibbetrieb wird ein extern zugeführter Eingabewert Din über eine Eingabeschaltung 13 an das Ein-/Ausgabeleitungspaar IO, /IO angelegt. Im Lesebetrieb wird der Wert auf dem Ein-/Ausgabeleitungspaar IO, /IO über eine Ausgabeschaltung 14 als Ausgabewert Dout nach außen abgegeben.

Eine RXT-Erzeugungsschaltung 8 erzeugt ein Taktsignal RXT in Abhängigkeit vom internen Zeilenadreß-Abtastsignal iRAS und einem Abschnitt RAn, /RAn des Zeilenadreßsignal RA. Eine RX-Er zeugungsschaltung 9 erzeugt in Abhängigkeit vom Taktsignal RXT ein Treibersignal RX mit einer höheren Spannung als die Versorgungsspannung. Eine Steuerschaltung 15 erzeugt in Abhängigkeit vom internen Spaltenadreß-Abtastsignal iCAS, dem internen Schreibaktivierungssignal iWE und dem Spaltenadreßsignal CA verschiedene Steuersignale zum Steuern der jeweiligen Abschnitte.

Fig. 18 zeigt das Diagramm einer detaillierten Konfiguration des Zeilendekoders 6 und des Worttreibers 7.

Der Zeilendekoder 6 weist eine Mehrzahl von Dekoderschaltungen 60 entsprechend der Mehrzahl von Wortleitungen WL auf. Der Worttreiber 7 weist eine Mehrzahl von Treiberschaltungen 70 entsprechend der Mehrzahl von Wortleitungen WL auf.

Jede der Dekoderschaltungen 60 weist ein NAND-Gatter G1 auf. Ein 1-Bit-Signal RAk des Zeilenadreßsignals RA oder dessen invertiertes Signal /RAk wird an den jeweiligen Eingangsanschluß des NAND-Gatters G1 angelegt, wobei k eine ganze Zahl zwischen 1 und n ist.

Jede der Treiberschaltungen 70 weist einen Inverter G2 und N-Kanal-Tran sistoren TR1, TR2, TR3 auf. Die Transistoren TR1 und TR2 werden als Transfertransistor bzw. Treibertransistor bezeichnet.

Ein Knoten N1 ist mit dem Eingangsanschluß des Inverters G2 und dem Gate des Transistors TR3 verbunden. Der Ausgangsanschluß des Inverters G2 ist mit einem Knoten N2 verbunden. Der Transfertransistor TR1 ist zwischen den Knoten N2 und einen Knoten N3 geschaltet. Dem Gate des Transfertransistors TR1 wird eine Versorgungsspannung Vcc zugeführt.

Der Knoten N3 ist mit dem Gate des Treibertransistors TR2 verbunden. Der Treibertransistor TR2 ist zwischen einen Knoten NX zum Empfangen des Treibersignals RX und die Wortleitung WL geschaltet. Der Transistor TR3 ist zwischen die entsprechende Wortleitung WL und einen Masseanschluß zum Empfangen eines Massepotentials Vss geschaltet. Der Knoten N1 ist mit einem Ausgangsanschluß der entsprechenden Dekoderschaltung 60 verbunden.

Unter Bezugnahme auf das Signaldiagramm in Fig. 19 wird nun der Betrieb der in Fig. 18 gezeigten Treiberschaltung beschrieben. Die Zeitspanne, während der das externe Zeilenadreß-Abtastsignal /RAS auf einem logisch hohen oder "H"-Pegel liegt, wird als Wartezeit bezeichnet, während die Zeitspanne, in der das externe Zeilenadreß-Ab tastsignal /RAS auf einem logisch niedrigen oder "L"-Pegel liegt, als Aktivzeit bezeichnet wird.

Wenn das externe Zeilenadreß-Abtastsignal /RAS auf "L" abfällt, steigen das interne Zeilenadreß-Abtastsignal iRAS als auch das Taktsignal RAL auf "H" an und bewirken, daß das externe Adreßsignal ADD als Zeilenadreßsignal angelegt wird. Damit dekodiert der Zeilendekoder 6 das Zeilenadreßsignal RA, damit ein Ausgangssignal (ein Auswahlsignal) der Mehrzahl von Dekoderschaltungen 60 auf "L" fällt.

Entsprechend fällt das Potential des Knotens N1 auf das Massepotential ab, wodurch das Potential am Knoten N2 auf die Versorgungsspannung Vcc ansteigt. Damit wird das Potential des Knotens N3 gleich Vcc-Vth, worin Vth die Schwellenspannung des Transfertransistors TR1 ist.

Das Treibersignal RX steigt in Abhängigkeit vom Anstieg des Taktsignals RXT auf eine hohe Spannung Vcc+α an. Damit wird das Potential des Knotens N3 durch einen Selbstanhebungsbetrieb (Self-Boosting) des Treibertransistors TR2 auf 2Vccα-Vth getrieben, so daß das Potential der Wortleitung WL auf Vcc+α ansteigt. Üblicherweise wird α auf eine höhere Spannung als die Schwellenspannung des Transistors in der Speicherzelle MC eingestellt.

Die Versorgungsspannung Vcc ist eine interne Versorgungsspannung, die von einer externen Versorgungsspannung oder einer internen Spannungsabsenkschaltung abgesenkt worden ist.

In den letzten Jahren ist eine Halbleiterspeichereinrichtung, die bei einer niedrigen Versorgungsspannung arbeitet, im Zuge der Miniaturisierung der Halbleitereinrichtungen entwickelt worden. Wie im folgenden beschrieben wird, wirft eine niedrige Versorgungsspannung das Problem auf, daß die Spannung der Wortleitung nur langsam ansteigt.

Es wird angenommen, daß die Versorgungsspannung Vcc gleich 5V ist und die Schwellenspannung Vth des Transfertransistors TR1 1,0V beträgt. α soll gleich 1,0V sein. In diesem Fall steigt das Potential des Knotens N3 zuerst von 0V auf 4V an. Wenn das Treibersignal RX von 0V auf 6V angehoben wird, steigt das Potential des Knotens N3 von 4V auf 10V an.

Nun wird angenommen, daß die Versorgungsspannung Vcc gleich 1,5V ist und die Schwellenspannung Vth des Transfertransistors TR1 0,7V beträgt. α soll auch hier gleich 1,0V sein. In diesem Fall steigt das Potential des Knotens N3 zuerst von 0V auf 0,8V an. Wenn das Treibersignal RX von 0V auf 2,5V angehoben wird, steigt das Potential des Knotens N3 von 0,8V auf 3,3V an.

Wie oben beschrieben worden ist, erreicht die Gate-Spannung des Treibertransistors TR2 zuerst 4V, wenn die Versorgungsspannung Vcc gleich 5V ist, während die die Gate-Spannung des Treibertransistors TR2 zuerst 0,8V erreicht, wenn die Versorgungsspannung Vcc bei 1,5V liegt. Mit anderen Worten bringt die niedrigere Versorgungsspannung ein kleines Verhältnis der Spannung am Knoten N3 zur Versorgungsspannung mit sich, weil das Verhältnis der Schwellenspannung zur Versorgungsspannung größer wird.

Daher wird die Leitfähigkeit gm des Treibertransistors TR2 kleiner, wodurch der Selbstanhebungsbetrieb des Treibertransistors TR2 langsamer wird. Damit tritt das Problem einer längeren Anstiegszeit Td der Spannung der Wortleitung WL auf.

Aus der DE 36 20 225 A1 ist eine Halbleiterspeichereinrichtung be kannt mit einer Wortleitung, einer Auswahleinrichtung zum Erzeugen eines Auswahlsignales zum Auswählen der Wortleitung, einer Treiber einrichtung zum Treiben der Wortleitung in Abhängigkeit von dem Aus wahlsignal, wobei die Treibereinrichtung einen Transfertransistor mit einem Gate, das eine Versorgungsspannung empfängt, zum Übertra gen einer Spannung, die auf das Auswahlsignal reagiert, und einen Treibertransistor mit einem Gate, das die von dem Transfertransistor übertragene Spannung empfängt, zum Treiben der Wortleitung auf eine vorbestimmte Spannung aufweist.

Bei dieser Halbleiterspeichereinrichtung treten die eingangs erör terten Probleme auf, daß nämlich die Anstiegszeit der Spannung der Wortleitung lang sein kann.

Aus der US-PS 4 788 664 ist eine Halbleiterspeichereinrichtung mit einer Wortleitung bekannt, bei der eine Booster-Einrichtung die Spannung auf der Wortleitung erhöhen kann.

Es sind jedoch keine Vorkehrungen getroffen, mit denen verhindert werden könnte, daß die Spannung an dem Gate eines Treibertransistors zusammenbricht.

Aus der US-PS 4 649 523 ist eine Halbleiterspeichereinrichtung be kannt, bei der ein Zeilendecoder für Wortleitungen mit einem erhöh ten Zeilenpegel beaufschlagt werden kann.

Es ist daher Aufgabe der Erfindung, die Betriebsgeschwindigkeit in einer Halbleiterspeichereinrichtung mit einem Worttreiber zu erhö hen; dabei soll verhindert werden, daß die Spannung an dem Gate eines Treibertransistors zusammenbricht.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung mit den Merkmalen der Ansprüche 1 oder 4.

Bevorzugte Ausgestaltungen der Halbleiterspeichereinrichtung ergeben sich aus den zugehörigen Unteransprüchen.

Des weiteren wird die Aufgabe gelöst durch Betriebsverfahren mit den Merkmalen der Ansprüche 7 oder 8.

In der Aktivzeit der in Anspruch 1 angegebenen Halbleiterspei chereinrichtung wird eine Spannung entsprechend der Versorgungsspannung plus der vorbestimmten Spannung, die geringer als die Schwellenspannung des Transfertransistors ist, dem Gate des Transfertransistors zugeführt. Damit wird die Gate-Spannung des Treibertransistors höher als eine Spannung entsprechend der Versorgungsspannung minus der Schwellenspannung des Transfertransistors. Somit wird die Leitfähigkeit des Treibertransistors größer, wodurch die Anstiegsrate der Wortleitungsspannung ansteigt.

In diesem Fall ist die Gate-Spannung des Transfertransistors niedriger als die Spannung entsprechend der Versorgungsspannung plus der Schwellenspannung des Transfertransistors. Der Transfertransistor wird nicht durchgeschaltet. Daher wird die Gate-Spannung des Treibertransistors durch den Transfertransistor nicht heruntergezogen.

In der Aktivzeit der in Anspruch 4 angegebenen Halbleiter speichereinrichtung wird die Spannung entsprechend der Versorgungsspannung plus der Schwellenspannung des Transfertransistors dem Gate des Transfertransistors zugeführt. Damit wird die Gate-Spannung des Treibertransistors gleich der Versorgungsspannung. Somit wird die Leitfähigkeit des Treibertransistors größer, wodurch die Anstiegsrate der Wortleitungsspannung ansteigt.

In diesem Fall wird der Transfertransistor nicht durchgeschaltet, weil die Gate-Spannung des Transfertransistors gleich einer Spannung entsprechend der Versorgungsspannung plus der Schwellenspannung des Transfertransistors ist. Daher wird die Gate-Spannung des Treibertransistors durch den Transfertransistor nicht heruntergezogen.

Weil die Gate-Spannung des Transfertransistors nach dem Treiber der Wortleitung auf die Versorgungsspannung heruntergezogen wird, schaltet der Transfertransistor aufgrund des Einflusses von Störsignalen oder ähnlichem nicht durch.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild der Gesamtkonfiguration eines DRAM nach einer ersten Ausführungsform;

Fig. 2 ein schematisches Schaltbild der Konfiguration eines Zeilendekoders und eines Worttreibers, die im DRAM nach Fig. 1 enthalten sind;

Fig. 3 ein schematisches Diagramm der Konfiguration einer Φ_B-Booster-Schaltung, die im DRAM nach Fig. 1 enthalten ist;

Fig. 4 ein scheinatisches Diagramm der Konfiguration einer Klemmschaltung, die im DRAM nach Fig. 1 enthalten ist;

Fig. 5 ein Zeitdiagramm zur Erläuterung des Betriebs der Treiberschaltung, die in Fig. 2 dargestellt ist;

Fig. 6 ein Blockschaltbild der Konfiguration des Hauptabschnitts eines DRAM nach einer zweiten Ausführungsform;

Fig. 7 ein schematisches Diagramm der Konfiguration einer Φ_B-Booster-Schaltung, die im DRAM nach Fig. 6 enthalten ist;

Fig. 8 ein Zeitdiagramm zur Erläuterung des Betriebs der Ausführungsform nach Fig. 6;

Fig. 9 ein Blockschaltbild der Konfiguration des Hauptabschnitts eines DRAM nach einer dritten Ausführungsform;

Fig. 10 ein schematisches Schaltbild der Konfiguration eines Zeilendekoders und eines Worttreibers, die im DRAM nach Fig. 9 enthalten sind;

Fig. 11 ein Zeitdiagramm zur Erläuterung des Betriebs der Treiberschaltung nach Fig. 10;

Fig. 12 ein schematisches Schaltbild der Konfiguration eines Zeilendekoders und eines Worttreibers, die in einem DRAM nach einer vierten Ausführungsform enthalten sind;

Fig. 13 ein Zeitdiagramm zur Erläuterung des Betriebs der Treiberschaltung nach Fig. 12;

Fig. 14 ein schematisches Schaltbild der Konfiguration eines Zeilendekoders und eines Worttreibers, die in einem DRAM nach einer fünften Ausführungsform enthalten sind;

Fig. 15 ein schematisches Schaltbild der Konfiguration eines Zeilendekoders und eines Worttreibers, die in einem DRAM nach einer sechsten Ausführungsform enthalten sind;

Fig. 16 ein Zeitdiagramm zur Erläuterung des Betriebs der Treiberschaltung nach Fig. 15;

Fig. 17 ein Blockschaltbild der Gesamtkonfiguration eines DRAM;

Fig. 18 ein schematisches Schaltbild der Konfiguration eines Zeilendekoders und eines Worttreibers, die im DRAM nach Fig. 17 enthalten sind; und

Fig. 19 ein Zeitdiagramm zur Erläuterung des Betriebs der Treiberschaltung nach Fig. 18.

(1) Erste Ausführungsform (Fig. 1 bis 5)

Fig. 1 zeigt ein Blockschaltbild der Gesamtkonfiguration eines DRAM nach einer ersten Ausführungsform. Der in Fig. 1 dargestellte DRAM unterscheidet sich dahingehend von dem in Fig. 17 gezeigten, daß eine Φ_B-Booster-Schaltung 21 und eine Klemmschaltung 22 gebildet sind, und daß ein Worttreiber 7a zum Empfangen eines Signals Φ_M mit hoher Spannung (Hochspannungssignal) anstelle des Worttreibers 7 zum Empfangen der Versorgungsspannung Vcc vorhanden ist.

Fig. 2 zeigt eine detaillierte Konfiguration des Zeilendekoders 6 und des Worttreibers 7a. Die Konfiguration des Zeilendekoders 6 ist ähnlich der des in Fig. 18 dargestellten Zeilendekoders 6.

Der Worttreiber 7a weist eine Mehrzahl von Treiberschaltungen 71 entsprechend der Mehrzahl von Wortleitungen WL auf. Jede Treiberschaltung 71 weist wie die in Fig. 18 dargestellte Treiberschaltung einen Inverter G2 und N-Kanal-Transistoren TR1, TR2, TR3 auf. Die Transistoren TR1 und TR2 werden als Transfertransistor bzw. Treibertransistor bezeichnet. Ein Hochspannungssignal Φ_B von der in Fig. 1 gezeigten Φ_B-Booster-Schal tung 21 wird an das Gate des Transfertransistors TR1 angelegt.

Fig. 3 zeigt eine detaillierte Konfiguration der Φ_B-Booster-Schal tung 21. Die Φ_B-Booster-Schaltung 21 weist einen Inverter G3, N-Kanal-Transistoren TR51, TR52, TR53 und Kondensatoren C1, C2 auf.

Wenn das externe Zeilenadreß-Abtastsignal /RAS von "L" nach "H" ansteigt, wird durch die Kopplung des Kondensators C2 die Gate-Span nung des Transistors TR52 auf eine Spannung angehoben, die höher als die Versorgungsspannung Vcc ist. Damit wird der Transistor TR52 in einen Durchlaßzustand gebracht. Daher erreicht das Hochspannungssignal Φ_B die Versorgungsspannung Vcc.

Wenn das externe Zeilenadreß-Abtastsignal /PAS auf "L" abfällt, erreicht die Gate-Spannung des Transistors TR52 den Pegel "L", wodurch der Transistor TR52 gesperrt wird. Das Ausgangssignal des Inverters G3 erreicht "H", so daß das Hochspannungssignal Φ_B durch die Kopplung des Kondensators C1 eine Spannung erreicht, die höher als die Versorgungsspannung Vcc ist.

Fig. 4 zeigt eine Konfiguration der Klemmschaltung 22. Die Klemmschaltung 22 weist einen als Diode geschalteten N-Kanal-Tran sistor TR20 auf, der die Schwellenspannung Vth′ hat. Die Schwellenspannung Vth′ wird auf einen Wert eingestellt, der geringfügig kleiner als die Schwellenspannung Vth des in Fig. 2 dargestellten Transfertransistors TR1 ist.

Wenn das Hochspannungssignal Φ_B höher als Vcc+Vth′ wird, schaltet der Transistor TR20 durch. Damit wird das Hochspannungssignal Φ_B auf Vcc+Vth′ heruntergezogen.

Damit wirkt die Klemmschaltung 22 so,daß sie das Hochspannungssignal Φ_B auf Vcc+Vth′ hält.

Unter Bezugnahme auf das Zeitdiagramm von Fig. 5 wird nun der Betrieb der Treiberschaltung 71 nach Fig. 2 beschrieben.

Wenn das externe Zeilenadreß-Abtastsignal /RAS auf "L" abfällt, beginnt eine Aktivzeit. Das Hochspannungssignal Φ_B steigt in Abhängigkeit vom Abfallen des externen Zeilenadreß-Abtastsignal /RAS von der Versorgungsspannung Vcc aus auf Vcc+Vth′ an. Wenn das Potential am Knoten N1 auf das Massepotential abfällt, steigt das Potential des Knotens N2 auf die Versorgungsspannung Vcc an. Weil die Gate-Spannung des Transfertransistors TR1 Vcc+Vth′ erreicht, wird das Potential am Knoten N3 auf Vcc-(Vth-Vth′) gebracht.

Wenn das Treibersignal RX vom Massepotential auf Vcc+α ansteigt, wird das Potential des Knotens N3 durch einen Selbstanhebungsbetrieb des Treibertransistors TR2 auf 2Vcc+α-(Vth-Vth′) angehoben. Damit steigt das Potential der Wortleitung WL auf Vcc+α an.

Wenn das externe Zeilenadreß-Abtastsignal /RAS auf "H" ansteigt, wird die Aktivzeit beendet und eine Wartezeit beginnt. Das Hochspannungssignal Φ_B fällt in Abhängigkeit vom Anstieg des externe Zeilenadreß-Abtastsignal /RAS von Vcc+Vth′ auf Vcc ab.

In Abhängigkeit vom Anstieg des externen Zeilenadreß-Abtastsignal /RAS fallen das interne Zeilenadreß-Abtastsignal iRAS und auch das Taktsignal RXT ab, wodurch das Treibersignal RX von Vcc+α auf das Massepotential sinkt. Damit fällt das Potential des Knotens N3 auf Vcc-(Vth-Vth′), wodurch das Potential der Wortleitung WL auf das Massepotential heruntergezogen wird.

In Abhängigkeit vom Abfall des externen Zeilenadreß-Abtastsignal /RAS fällt das Taktsignal RAL ab, das Potential des Knotens N1 steigt auf die Versorgungsspannung Vcc an und das Potential des Knotens N2 fällt auf das Massepotential ab. Damit fällt das Potential des Knotens N3 auf das Massepotential ab.

Bei der oben beschriebenen Ausführungsform sei angenommen, daß beispielsweise die Versorgungsspannung Vcc gleich 5V ist, die Schwellenspannung Vth des Transfertransistors TR1 1,0V beträgt und die Schwellenspannung Vth′ des Transfertransistors TR20 der Klemmschaltung 22 gleich 0,9V ist. Ferner sei angenommen, daß α gleich 1,0V ist. In diesem Fall erreicht die Gate-Spannung des Transfertransistors TR1 in der Aktivzeit 5,9V. Das Potential des Knotens N3 steigt zuerst von 0V auf 4,9V und dann auf 10,9V an.

Bei der oben beschriebenen Ausführungsform wird die Leitfähigkeit gm des Treibertransistors TR2 größer, weil das Potential des Knotens N3 in der Aktivzeit hoch wird, wodurch ein schnellerer Selbstanhebungsbetrieb des Treibertransistors TR2 erzielt wird. Entsprechend wird die Anstiegszeit Td′ der Spannung der Wortleitung WL kurz.

Bei dieser Ausführungsform wird das Hochspannungssignal Φ_B auf Vcc+Vth′ angehoben, ein Wert, der geringfügig niedriger als Vcc+Vth ist. Nun wird ein Fall betrachtet, bei dem das Hochspannungssignal Φ_B auf Vcc+Vth angehoben wird.

Wenn die Zeitspanne lang ist, in der das Treibersignal RX auf hohem Pegel bleibt, besteht in diesem Fall die Möglichkeit, daß der Pegel des Hochspannungssignals Φ_B wegen des Einflusses von Störsignalen oder ähnlichem geringfügig höher als Vcc+Vth wird. Das führt zum Durchschalten des Transistors TR1. Damit wird das vom Selbstanhebungsbetrieb angehobene Potential des Knotens N3 über den Transfertransistor TR1 heruntergezogen.

Um dieses Problem zu beheben wird die Schwellenspannung Vth′ des Transistors TR20 der oben beschriebenen Klemmschaltung 22 auf einen geringfügig kleineren Wert als die Schwellenspannung Vth des Transfertransistors TR1 eingestellt.

Um die Schwellenspannung des Transistors TR20 geringfügig niedriger einzustellen, kann man z. B. die Gate-Länge des Transistors TR20 kürzer als die des Transfertransistors TR1 machen, oder die Kanaldotierung des Transistors TR20 wird niedriger als die des Transfertransistors TR1 ausgeführt.

(2) Zweite Ausführungsform (Fig. 6 bis 8)

Fig. 6 zeigt ein Blockschaltbild der Konfiguration des Hauptabschnitts eines DRAM nach einer zweiten Ausführungsform. Der in Fig. 6 dargestellte DRAM unterscheidet sich von dem in Fig. 1 gezeigten dahingehend, daß zusätzlich eine Verzögerungsschaltung 23 und anstelle der Φ_B-Booster-Schaltung 21 eine Φ_B-Booster-Schaltung 21a gebildet ist.

Die Verzögerungsschaltung 23 empfängt das von der RX-Er zeugungsschaltung 9 ausgegebene Treibersignal RX, um ein Verzögerungssignal RX′ als Ausgangssignal bereitzustellen. Die Φ_B-Booster-Schaltung 21a erzeugt das Hochspannungssignal Φ_B in Abhängigkeit vom externen Zeilenadreß-Abtastsignal /RAS und dem Verzögerungssignal RX′ von der Verzögerungsschaltung. Die Klemmschaltung 22 klemmt das Hochspannungssignal Φ_B auf einer vorbestimmten Spannung fest.

Fig. 7 zeigt eine detaillierte Konfiguration der Φ_B-Booster-Schal tung 21a. Die in Fig. 7 dargestellte Φ_B-Booster-Schaltung 21a unterscheidet sich von der in Fig. 3 gezeigten Φ_B-Booster-Schaltung 21 dahingehend, daß zusätzlich ein Inverter G4 und ein NOR-Gatter G5 gebildet sind. Das externe Zeilenadreß-Abtastsignal /RAS und das Verzögerungssignal RX′ werden einem ersten bzw. einem zweiten Eingangsanschluß des NOR-Gatters G5 zugeführt. Der Ausgangsanschluß des NOR-Gatters G5 ist über den Inverter G4 mit dem Kondensator C2 verbunden.

Wenn das externe Zeilenadreß-Abtastsignal /RAS auf "L" abfällt, wird in der Φ_B-Booster-Schaltung 21a das Hochspannungssignal Φ_B durch die Kopplung des Kondensators C1 auf eine Spannung angehoben, die höher als die Versorgungsspannung Vcc ist. Wenn das Verzögerungssignal RX′ auf "H" ansteigt, wird die Gate-Spannung des Transistors G52 durch die Kopplung des Kondensators C2 auf eine Spannung höher als die Versorgungsspannung Vcc angehoben, wodurch der Transistor TR52 durchschaltet. Damit fällt das Hochspannungssignal Φ_B auf die Versorgungsspannung Vcc.

Die Schwellenspannung des Transistors TR20 (Fig. 4), der in der Klemmschaltung 22 enthalten ist, wird gleich der Schwellenspannung Vth des Transfertransistors TR1 (Fig. 2) eingestellt.

Unter Bezugnahme auf das Signaldiagramm von Fig. 8 wird nun der Betrieb der in Fig. 6 dargestellten Ausführungsform beschrieben.

Wenn das externe Zeilenadreß-Abtastsignal /RAS auf "L" abfällt, beginnt eine Aktivzeit. Das Hochspannungssignal Φ_B steigt in Abhängigkeit vom Abfall des externen Zeilenadreß-Abtastsignal /RAS von der Versorgungsspannung Vcc aus auf Vcc+Vth an. Wenn das Potential am Knoten N1 von Fig. 2 auf das Massepotential abfällt, steigt das Potential des Knotens N2 auf die Versorgungsspannung Vcc an. Weil die Gate-Spannung des Transfertransistors TR1 Vcc+Vth erreicht, steigt das Potential am Knoten N3 vom Massepotential auf das Versorgungspotential Vcc an.

Wenn das Treibersignal RX vom Massepotential auf Vcc+α ansteigt, wird das Potential des Knotens N3 durch einen Selbstanhebungsbetrieb des Treibertransistors TR2 auf 2Vcc+α angehoben. Damit steigt das Potential der Wortleitung WL auf Vcc+α an.

Das Hochspannungssignal Φ_B fällt eine vorbestimmte Zeit nach dem Anstieg des Treibersignals RX auf die Versorgungsspannung Vcc ab.

Auch bei dieser Ausführungsform wird das Potential des Knotens N3 in der Aktivzeit hoch. Die Leitfähigkeit gm des Treibertransistors TR2 wird daher größer, wodurch die Rate des Selbstanhebungsbetriebs ansteigt. Somit wird die Anstiegszeit Td′ der Spannung der Wortleitung WL verkürzt.

Nachdem die Wortleitung WL getrieben worden ist, wird verhindert, daß der Transfertransistor TR1 durch den Einfluß eines Störsignals oder ähnlichem geringfügig durchgeschaltet wird, weil das Hochspannungssignal Φ_B von Vcc+Vth auf die Versorgungsspannung Vcc heruntergezogen wird.

(3) Dritte Ausführungsform (Fig. 9 bis 11)

Fig. 9 zeigt ein Blockschaltbild der Konfiguration des Hauptabschnitts eines DRAM nach einer dritten Ausführungsform. Der in Fig. 9 dargestellte DRAM unterscheidet sich von dem in Fig. 1 gezeigten dahingehend, daß anstelle der Φ_B-Booster-Schaltung 21 und der Klemmschaltung 22 eine Vpp-Erzeugungsschaltung 24 und anstelle des Worttreibers 7a ein Worttreiber 7b gebildet ist.

Die Vpp-Erzeugungsschaltung 24 erzeugt eine vorbestimmte hohe Spannung Vpp, die höher als die Versorgungsspannung Vcc ist, und legt sie an den Worttreiber 7b an. Die Konfiguration der anderen Abschnitte ist ähnlich der Konfiguration, die in Fig. 1 gezeigt ist.

Fig. 10 zeigt eine detaillierte Konfiguration des Zeilendekoders 6 und des Worttreibers 7b. Die Konfiguration des Zeilendekoders 6 ist ähnlich der des in Fig. 2 dargestellten Zeilendekoders 6. Der Worttreiber 7b weist eine Mehrzahl von Treiberschaltungen 72 entsprechend der Mehrzahl von Wortleitungen WL auf.

Jede Treiberschaltung 72 weist wie die in Fig. 2 gezeigte Treiberschaltung 71 einen Inverter G2 und N-Kanal-Transistoren TR1, TR2, TR3 auf. Die Treiberschaltung 72 weist ferner eine Hochspannungs-Versorgungsschaltung 76 auf.

Die Hochspannungs-Versorgungsschaltung 76 weist P-Kanal-Transistoren TR11, TR12 und N-Kanal-Transistoren TR13 und TR14 auf. Das Gate des Transistors TR11, der zwischen einen Knoten NY und einen Knoten N4 geschaltet ist, ist mit einem Knoten N5 verbunden. Das Gate des Transistors TR12, der zwischen einen Knoten NY und den Knoten N5 geschaltet ist, ist mit dem Knoten N4 verbunden. Das Gate des Transistors TR13, der zwischen den Knoten N4 und einen Masseanschluß geschaltet ist, ist mit dem Knoten N2 verbunden. Ferner ist das Gate des Transistors TR14, der zwischen den Knoten N5 und den Masseanschluß geschaltet ist, mit dem Knoten N1 verbunden.

Die Hochspannung Vpp wird von der in Fig. 9 dargestellten Vpp-Erzeugungsschaltung 24 an den Knoten NY angelegt. Der Knoten N5 ist über den Transfertransistor TR1 mit dem Knoten N3 verbunden. Die Hochspannung Vpp wird z. B. auf den Wert Vcc+2Vth eingestellt, wobei Vth die Schwellenspannung des Transfertransistors TR1 angibt.

Unter Bezugnahme auf das Zeitdiagramm von Fig. 11 wird nun der Betrieb der Treiberschaltung 72 nach Fig. 10 beschrieben.

Wenn das Potential des Knotens N1 gleich der Versorgungsspannung Vcc ist, ist der Transistor TR14 durchgeschaltet, wodurch das Potential des Knotens N5 gleich dem Massepotential wird. Auch der Transistor TR11 ist durchgeschaltet, wodurch der Knoten N4 auf die Hochspannung Vpp aufgeladen wird. Gleichzeitig nimmt das Potential des Knotens N3 das Massepotential an.

Wenn das Potential des Knotens N1 gleich dem Massepotential wird, wird das Potential des Knotens N2 gleich der Versorgungsspannung Vcc, wodurch der Transistor TR13 durchschaltet. Damit wird das Potential des Knotens N4 gleich dem Massepotential, wodurch der Transistor TR12 durchschaltet und der Knoten N5 auf die Hochspannung Vpp getrieben wird. Daher wird das Potential des Knotens N3 gleich Vpp-Vth, worin Vth die Schwellenspannung des Transfertransistors TR1 ist.

Wenn das Potential des Knotens N1 auf das versorgungspotential Vcc ansteigt, schaltet der Transistor TR13 durch, wodurch das Potential des Knotens N5 gleich dem Massepotential wird. Damit wird der Transistor TR11 durchgeschaltet, so daß der Knoten N4 auf die Hochspannung Vpp getrieben wird, wodurch der Transistor TR12 sperrt und das Potential des Knotens N3 gleich dem Massepotential wird.

Nun sei z. B. angenommen, daß die Hochspannung Vpp 7,0V beträgt und die Schwellenspannung Vth des Transfertransistors TR1 gleich 1,0V ist. In diesem Fall steigt das Potential des Knotens N3 in Abhängigkeit vom Abfall des Potentials am Knoten N1 von 0V auf 6V an.

Wie oben beschrieben worden ist, wird in der ausgewählten Treiberschaltung 72 die Leitfähigkeit gm des Treibertransistors TR2 größer, weil der Knoten N3 auf Vpp-Vth getrieben wird. Damit wird die Rate des Selbstanhebungsbetriebs des Treibertransistors TR2 vergrößert, so daß sich die Anstiegszeit der Spannung der Wortleitung WL verkürzt.

(4) Vierte Ausführungsform (Fig. 12 und 13)

Fig. 12 zeigt ein Schaltbild der detaillierten Konfiguration eines Zeilendekoders und eines Worttreibers in einem DRAN nach einer vierten Ausführungsform.

Ein Worttreiber 7c weist eine Mehrzahl von Treiberschaltungen 73 entsprechend der Mehrzahl von Wortleitungen WL auf. Jede Treiberschaltung 73 weist N-Kanal-Transistoren TR1, TR2, TR3, TR21 und eine Hochspannungs-Versorgungsschaltung 77 auf.

Der Transistor TR21 ist zwischen den Knoten Nl und den Knoten N4 geschaltet und sein Gate empfängt die Versorgungsspannung Vcc. Das Gate des Transistors TR11, der zwischen den Knoten NY und den Knoten N4 geschaltet ist, ist mit dem Knoten N5 verbunden. Das Gate des Transistors TR12, der zwischen den Knoten NY und den Knoten N5 geschaltet ist, ist mit dem Knoten N4 verbunden. Das Gate des Transistors TR14, der zwischen den Knoten N5 und den Masseanschluß geschaltet ist, ist mit dem Knoten N4 verbunden. Der Knoten N5 ist über den Transfertransistor TR1 mit dem Knoten N3 verbunden. Das Gate des Transfertransistors TR3 ist mit dem Knoten N4 verbunden. Die Hochspannung Vpp wird von der in Fig. 9 gezeigten Vpp-Er zeugungsschaltung 24 an den Knoten NY angelegt.

Die restliche Konfiguration des DRAM nach der vierten Ausführungsform mit Ausnahme des Worttreibers 7c ist ähnlich der Konfiguration des DRAM nach der dritten Ausführungsform, die in Fig. 9 dargestellt ist.

Unter Bezugnahme auf das Zeitdiagramm von Fig. 13 wird nun der Betrieb der Treiberschaltung 73 nach Fig. 12 beschrieben.

Wenn das Potential des Knotens N1 gleich der Versorgungsspannung Vcc ist, ist der Transistor TR12 gesperrt und der Transistor Tr14 durchgeschaltet. Damit wird das Potential des Knotens N5 und auch des Knotens N3 gleich dem Massepotential. Der Transistor TR11 ist durchgeschaltet, wodurch der Knoten N4 auf die Hochspannung Vpp aufgeladen wird.

Wenn das Potential des Knotens N1 auf das Massepotential abfällt, wird auch das Potential des Knotens N4 gleich dem Massepotential, wodurch der Transistor TR12 durchschaltet und der Transistor TR14 sperrt. Damit wird der Knoten N5 auf die Hochspannung Vpp getrieben und das Potential des Knotens N3 wird gleich Vpp-Vth. Der Transistor TR11 sperrt.

Wenn das Potential des Knotens N1 auf die Versorgungsspannung Vcc ansteigt, wird der Knoten N4 über den Transistor TR21 auf Vcc-Vth getrieben, wobei Vth die Schwellenspannung des Transistors TR21 ist. Der Transistor TR12 sperrt und der Transistor TR14 schaltet durch, wodurch die Potentiale der Knoten N5 und N3 auf das Massepotential fallen. Der Transistor TR11 schaltet durch und der Knoten N4 wird auf die Hochspannung Vpp getrieben.

Wenn in der Treiberschaltung 72 nach Fig. 10 das Potential des Knotens N1 auf die Versorgungsspannung Vcc ansteigt, während sie nicht ausgewählt ist (Rückstellzeit), wird der Knoten N4 nur vom Transistor TR11 geladen. Daher dauert es eine gewisse Zeit bis der Knoten N4 auf die hohe Spannung Vpp getrieben worden ist. Damit besteht die Möglichkeit, daß ein Durchlaßstrom vom Knoten NY über die Transistoren TR12, TR14 zum Masseanschluß fließt.

Umgekehrt erreicht in der Treiberschaltung 73 nach Fig. 12 das Potential des Knotens N4 schnell die Hochspannung Vpp, weil der Knoten N4 von der Dekoderschaltung 60 bei der Rückstellung über den Transistor TR21 auf Vcc-Vth getrieben wird. Daher ist es möglich, den Durchlaßstrom über die Transistoren TR12, TR14 zu vermeiden.

(5) Fünfte Ausführungsform (Fig. 14)

Fig. 14 zeigt ein Schaltbild der detaillierten Konfiguration eines Zeilendekoders und eines Worttreibers in einem DRAN nach einer fünften Ausführungsform.

Ein Zeilendekoder 6a weist Dekoderschaltungen 61 auf, deren Zahl gleich der Hälfte der Anzahl von Wortleitungen WL ist. Ein Worttreiber 7d weist eine Mehrzahl von Treiberschaltungen 74 entsprechend der Mehrzahl von Wortleitungen WL auf. Der Ausgangsanschluß einer jeden Dekoderschaltung 61 ist über die N-Kanal-Transistoren TR31, TR32 mit zwei Treiberschaltungen 74 verbunden. Die Transistoren TR31, TR32 werden als Schalttransistoren bezeichnet.

Ein 1-Bit-Signal RAi des Zeilenadreßsignals RA und ein invertiertes Signal /RAi des 1-Bit-Signals werden an das Gate des Schalttransistors TR31 bzw. das Gate des Schalttransistors TR32 angelegt. Daher werden Signale ohne das Signal RAi und das invertierte Signal /RAi an die jeweilige Dekoderschaltung 61 angelegt.

Die Konfiguration einer jeden Treiberschaltung 74 ist gleich der Konfiguration der Treiberschaltung 71 nach Fig. 2, der Treiberschaltung 72 nach Fig. 10 oder der Treiberschaltung 73 nach Fig. 12.

Bei der in Fig. 14 dargestellten Ausführungsform ist eine Dekoderschaltung 61 gemeinsam für zwei Treiberschaltungen 74 gebildet. Daher kann eine Dekoderschaltung 61 gebildet werden, deren Breite W2 gleich dem zweifachen der Breite W1 der jeweiligen Treiberschaltung 74 ist. Dadurch ist es möglich, die Dekoderschaltungen 61 in einem Abstand zu schaffen, der gleich dem zweifachen des Abstands der Treiberschaltungen 74 ist. Somit kann das Gesamtlayout effizient ausgeführt werden, selbst wenn die von der Dekoderschaltung 61 belegte Fläche mit dem Anstieg des Integrationsgrades größer wird.

(6) Sechste Ausführungsform (Fig. 15 und 16)

Fig. 15 zeigt ein Schaltbild der detaillierten Konfiguration eines Zeilendekoders und eines Worttreibers in einem DRAN nach einer sechsten Ausführungsform. Der in Fig. 15 dargestellte DRAN unterscheidet sich dahingehend von dem in Fig. 14 gezeigten, daß die Konfiguration des Worttreibers 7e verschieden von der des Worttreibers 7d ist.

Der Worttreiber 7e weist eine Mehrzahl von Treiberschaltungen 75 entsprechend der Mehrzahl von Wortleitungen WL auf. Jede Treiberschaltung 75 weist N-Kanal Transistoren TR1, TR2, TR3 und eine Hochspannungs-Versorgungsschaltung 78 auf.

Die Hochspannungs-Versorgungsschaltung 78 weist P-Kanal-Transistoren TR11, TR12 und N-Kanal-Transistoren TR14, TR33 auf. Die Hochspannungs-Versorgungsschaltung 78 unterscheidet sich dahingehend von der in Fig. 12 dargestellten Hochspannungs-Versorgungsschaltung 77, daß ein zusätzlicher Transistor TR31 gebildet ist. Der Transistor TR33 ist zwischen den Knoten N5 und den Masseanschluß geschaltet und sein Gate empfängt ein vorbestimmtes Rückstellsignal Φ_R.

Unter Bezugnahme auf das Zeitdiagramm von Fig. 16 wird nun der Betrieb der Treiberschaltung 75 nach Fig. 15 beschrieben.

Wenn das Potential des Knotens N1 auf das Massepotential abfällt und das Signal RAi auf "H" ansteigt, fällt das Potential des Knotens N4 auf das Massepotential, wodurch der Transistor TR12 durchschaltet und der Transistor TR14 sperrt. Damit wird der Knoten N5 auf die Hochspannung Vpp getrieben und das Potential des Knotens N3 wird gleich Vpp-Vth. Der Transistor TR11 sperrt.

Wenn das Potential des Knotens N1 auf die Versorgungsspannung Vcc ansteigt und das Signal RAi auf "L" abfällt, werden die Transistoren TR12 gesperrt bzw. durchgeschaltet. Wenn zu diesem Zeitpunkt das Rückstellsignal Φ_R auf "H" ansteigt, schaltet der Transistor TR33 durch. Damit werden der Knoten N5 und auch der Knoten N3 auf das Massepotential entladen. Der Transistor TR11 schaltet durch und der Knoten N4 wird auf die Hochspannung Vpp getrieben.

Wenn der Anstieg des Potentials am Knoten N1 und der Abfall des Signals RAi einander überschneiden, oder wenn der Zeitpunkt, zu dem das Potential des Knotens N1 auf die Versorgungsspannung Vcc ansteigt, später als der Zeitpunkt liegt, zu dem das Signal RAi auf "L" abfällt, wird der Potentialpegel des Knotens N4 instabil. Damit besteht die Möglichkeit, daß der Durchlaßstrom über die Transistoren TR12, TR14 größer wird.

Bei der oben beschriebenen Ausführungsform ist es jedoch möglich, den Knoten N4 schnell auf die Hochspannung Vpp zu treiben, indem die Transistoren TR33 und TR11 durch das Rückstellsignal Φ_R im nicht ausgewählten Zustand (Rückstellzeitpunkt) durchgeschaltet werden. Daher wird der Potentialpegel des Knotens N4 stabil. Das führt zu einem geringeren Durchlaßstrom über die Transistoren TR12, TR14.

Wie oben beschrieben worden ist, ist nach der vorliegenden Erfindung die Anstiegsrate der Spannung einer Wortleitung größer, selbst wenn die Versorgungsspannung niedrig ist. Daher kann man eine Halbleiterspeichereinrichtung erhalten, die mit hoher Geschwindigkeit arbeitet.

Selbst wenn die von der Auswahleinrichtung belegte Fläche mit einem Anstieg des Integrationsgrades größer wird, kann das Layout effizient ausgeführt werden.

Claims

1. Halbleiterspeichereinrichtung, mit

a) einer Wortleitung (WL);
b) eine Auswahleinrichtung (60) zum Erzeugen eines Auswahlsignals zum Auswählen der Wortleitung (WL);
c) einer Treibereinrichtung (71) zum Treiben der Wortleitung (WL) in Abhängigkeit vom Auswahlsignal, wobei die Treibereinrichtung
c1) einen Transfertransistor (TR1) mit einem Gate, das eine Versorgungsspannung empfängt, zum Übertragen einer Spannung, die auf das Auswahlsignal reagiert, und
c2) einen Treibertransistor (TR2) mit einem Gate, das die vom Transfertransistor übertragene Spannung empfängt, zum Treiben der Wortleitung (WL) auf eine vorbestimmte Spannung aufweist;
d) einer Booster-Einrichtung (21) zum Hochtreiben einer Spannung, die an das Gate des Transfertransistors (TR1) angelegt wird, auf eine Spannung größer als die Versorgungsspannung (Vcc); und
e) einer Klemmeinrichtung (22) zum Festklemmen der hochgetriebenen Spannung (ΦB) auf die Versorgungsspannung (Vcc) plus einer vorbestimmten Spannung (V′_th), die niedriger als die Schwellenspannung (V_th) des Transfertransistors (TR1) ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Treibereinrichtung (71) ferner
einen ersten Knoten (NX), der ein Treibersignal (RX) mit einer Spannung höher als die Versorgungsspannung empfängt,
einen zweiten Knoten (N2), der die Spannung empfängt, die auf das Auswahlsignal reagiert, und
eine Entladungseinrichtung (TR3), die vom Auswahlsignal abhängig ist, zum Entladen der Wortleitung (WL) aufweist, wobei
der Treibertransistor (TR2) zwischen den ersten Knoten (NX) und die Wortleitung (WL) geschaltet ist, und
der Transfertransistor (TR1) zwischen den zweiten Knoten (N2) und das Gate des Treibertransistors (TR2) geschaltet ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine Empfangseinrichtung (2), die ein Steuersignal (/RAS) empfängt, das eine Aktivzeit definiert, während der die Booster-Einrichtung (21) in Abhängigkeit vom Steuersignal (/RAS) die Spannung hochtreibt, die dem Gate des Transfertransistors (TR1) zugeführt wird.

4. Halbleiterspeichereinrichtung, mit

a) einer Wortleitung (WL);
b) einer Auswahleinrichtung (60) zum Erzeugen eines Auswahlsignals zum Auswählen der Wortleitung (WL);
c) einer Treibereinrichtung (71) zum Treiben der Wortleitung (WL) in Abhängigkeit vom Auswahlsignal, wobei die Treibereinrichtung (71)
c1) einen Transfertransistor (TR1) mit einem Gate, das eine Versorgungsspannung empfängt, zum Übertragen einer Spannung, die auf das Auswahlsignal reagiert, und
c2) einen Treibertransistor (TR2) mit einem Gate, das die vom Transfertransistor (TR1) übertragene Spannung empfängt, zum Treiben der Wortleitung (WL) auf eine vorbestimmte Spannung aufweist;
d) einer Empfangseinrichtung (2), die ein Steuersignal (/RAS) empfängt, das eine Aktivzeit definiert; und
e) einer Spannungssteuereinrichtung (21a, 23), die während der Aktivzeit in Abhängigkeit von dem Steuersignal (/RAS) eine Spannung, die an das Gate des Transfertransistors (TR1) angelegt wird, auf eine Spannung gleich der Versorgungsspannung (Vcc) plus der Schwellenspannung (V_th) des Transfertransistors (TR1) hochtreibt, und die hochgetriebene Spannung (ΦB) auf die Versorgungsspannung (Vcc) in Abhängigkeit von einem verzögerten Signal des Steuersignals (/RAS) herunterzieht.

5. Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Treibereinrichtung (71) ferner
einen ersten Knoten (NX), der ein Treibersignal (RX) mit einer Spannung höher als die Versorgungsspannung empfängt,
einen zweiten Knoten (N2), der die Spannung empfängt, die auf das Auswahlsignal reagiert, und
eine Entladungseinrichtung (TR3), die vom Auswahlsignal abhängig ist, zum Entladen der Wortleitung (WL) aufweist, wobei
der Treibertransistor (TR2) zwischen den ersten Knoten (NX) und die Wortleitung (WL) geschaltet ist, und
der Transfertransistor (TR1) zwischen den zweiten Knoten (N2) und das Gate des Treibertransistors (TR2) geschaltet ist.

6. Halbleiterspeichereinrichtung nach Anspruch 4 oder 5, gekennzeichnet durch eine Klemmeinrichtung (22) zum Festklemmen der hochgetriebenen Spannung auf einen konstanten Pegel.

7. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit einem Worttreiber (71), der einen Transfertransistor (TR1) zum Übertragen einer Spannung, die auf ein Auswahlsignal reagiert, und einen Treibertransistor (TR2) mit einem Gate, das die vom Transfertransistor (TR1) übertragene Spannung empfängt, zum Treiben einer Wortleitung (WL) auf eine vorbestimmte Spannung, gekennzeichnet durch den Schritt:
Hochtreiben (Boosten) einer Spannung während einer Aktivzeit, die an das Gate des Transfertransistors (TR1) angelegt werden soll, auf eine Spannung (Φ_B) entsprechend der Versorgungsspannung (Vcc) plus einer vorbestimmten Spannung, die niedriger als die Schwellenspannung (Vth) des Transfertransistors (TR1) ist.

8. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit einem Worttreiber (71), der einen Transfertransistor (TR1) zum Übertragen einer Spannung, die auf ein Auswahlsignal reagiert, und einen Treibertransistor (TR2) mit einem Gate, das die vom Transfertransistor (TR1) übertragene Spannung empfängt, zum Treiben einer Wortleitung (WL) auf eine vorbestimmte Spannung, gekennzeichnet durch die Schritte:
Hochtreiben (Boosten) einer Spannung, die an das Gate des Transfertransistors (TR1) angelegt werden soll, auf eine Spannung (Φ_B) entsprechend der Versorgungsspannung (Vcc) plus der Schwellenspannung (Vth) des Transfertransistors (TR1) in Abhängigkeit von einem Steuersignal (/RAS) zum Bestimmen einer Aktivzeit, und
Herunterziehen der hochgetriebenen Spannung (ΦB) auf die Versorgungsspannung (Vcc) nach einer vorbestimmten Zeit nach dem Treiben der Wortleitung (WL).