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HINTERGRUND DER ERFINDUNG
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Die
vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung,
welche eine Mehrzahl von Typen von Spannungsgeneratoren besitzt.
Die vorliegende Erfindung betrifft auch eine integrierte Halbleiterschaltung,
welche eine Mehrzahl von Betriebsmodi besitzt.
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In
letzter Zeit werden tragbare Geräte,
welche mit Batterien arbeiten, alltäglich. Integrierte Halbleiterschaltungen,
welche in solchen tragbaren Geräten
zu implementieren sind, müssen
um einer verlängerten
Verwendungszeit der Batterien willen einen niedrigen Energieverbrauch
besitzen. Diese Art von integrierter Halbleiterschaltung enthält daher
einen Spannungsgenerator zum Erzeugen einer internen Energieversorgungsspannung,
die einen niedrigeren Spannungswert besitzt als die externe Energieversorgungsspannung.
Die interne Energieversorgungsspannung wird in interne Schaltungen
der integrierten Halbleiterschaltung zugeführt, um einen niedrigen Energieverbrauch
zu erreichen. Außerdem
besitzen solche integrierten Halbleiterschaltungen wie ein DRAM
einen Spannungsgenerator, der eine verstärkte Spannung (interne Energieversorgungsspannung) für Wortleitungen
erzeugt. Das heißt,
eine Mehrzahl von Typen interner Energieversorgungsspannungen, welche
durch eine Mehrzahl von Typen von Spannungsgeneratoren erzeugt werden,
wird jeweils in eine Mehrzahl interner Schaltungen zugeführt.
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Des
Weiteren werden bei dieser Art von integrierter Halbleiterschaltung
die Spannungsgeneratoren aus einer Mehrzahl von Einheiten hergestellt,
die unterschiedliche Fähigkeiten
besitzen. Die Einheiten, die betrieben werden sollen, werden in Übereinstimmung
mit dem Betriebsmodus geschaltet, wodurch ein niedriger Energieverbrauch
erreicht wird. Beispielsweise werden in einem DRAM Einheiten mit um fassenderen
Fähigkeiten
in einem aktiven Modus betrieben, in dem Leseoperationen und Schreiboperationen
durchgeführt
werden (wenn Wortleitungen ausgewählt werden). In einem Stand-by-Modus,
in dem kein verfügbarer
Befehl zugeführt
wird (wenn keine Wortleitung ausgewählt wird), werden Einheiten
mit geringeren Fähigkeiten
betrieben. Außerdem wird
in einem Abschaltmodus (Modus mit geringem Energieverbrauch) ein
Betrieb aller Einheiten ausgesetzt, und die Erzeugung interner Energieversorgungsspannungen
wird gestoppt. Hier werden Latch-Schaltungen und Ähnliches,
welche Daten speichern müssen,
ausschließlich
mit der externen Energieversorgungsspannung versorgt, während die anderen
Schaltungen aufhören
zu arbeiten. Der Energieverbrauch wird daher noch niedriger.
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Wie
oben beschrieben wird die Erzeugung interner Energieversorgungsspannungen
im Abschaltmodus gestoppt. Somit, wenn die integrierte Halbleiterschaltung
ihren Zustand vom Stand-by-Modus oder dem aktiven Modus in den Abschaltmodus umschaltet,
werden die internen Energieversorgungsleitungen zum Zuführen der
internen Energieversorgungsspannungen nicht geerdet. Aus diesem Grund
werden die Ladungen, die in den internen Energieversorgungsleitungen
gefangen sind, durch Kriechwege schrittweise in eine Erdungsleitung
abgeleitet. Das heißt,
die internen Energieversorgungsspannungen nehmen schrittweise ab.
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1 zeigt
Veränderungen
interner Energieversorgungsspannungen VPP und Vii (nachfolgend als
eine verstärkte
Spannung VPP und eine erniedrigte Spannung Vii bezeichnet) beim
Umschalten vom Stand-by-Modus in den Abschaltmodus. Abhängig von
der Konfiguration der Kriechwege kann die verstärkte Spannung VPP früher als
die erniedrigte Spannung Vii abnehmen, so dass die verstärkte Spannung
VPP unter die erniedrigte Spannung Vii fällt (1(a)).
Hier können
einige Schaltungen, welche die verstärkte Spannung VPP und die erniedrigte Spannung
Vii empfangen, eine Fehlfunktion verursachen. Im Übrigen hängt die
Konfiguration der Kriechwege von der Substratstruktur der integrierten
Halbleiterschaltung, dem Schaltungslayout davon und so weiter ab.
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2 zeigt
ein Beispiel der Fehlfunktion einer integrierten Halbleiterschaltung.
Dieses Beispiel illustriert eine Fehlfunktion, die in CMOS-Invertern 2, 4 und
einer Latch-Schaltung 6 auftritt, welche in Kaskaden verbunden
sind. Der pMOS-Transistor des CMOS-Inverters 2 ist an seinem
Sourceanschluss mit einer verstärkten
Energieversorgungsleitung VPP verbunden. Der pMOS-Transistor des
CMOS-Inverters 4 ist
an seinem Sourceanschluss mit einer erniedrigten Energieversorgungsleitung
Vii verbunden. Das Latch 6 besitzt zwei CMOS-Inverter 8,
deren Eingänge
und Ausgänge
miteinander verbunden sind. Der pMOS-Transistor jedes CMOS-Inverters 8 ist
an seinem Sourceanschluss mit einer externen Energieversorgungsleitung
VDD verbunden.
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Im
Stand-by-Modus soll ein Eingangssignal IN logisch 0, der Ausgang
des CMOS-Inverters 2 logisch 1 (verstärkte Spannung VPP), der Ausgang
des CMOS-Inverters 4 logisch 0 und der Ausgang OUT der
Latch-Schaltung 6 logisch 1 sein. Wenn der Betriebsmodus
der integrierten Halbleiterschaltung auf den Abschaltmodus umschaltet
und die verstärkte Spannung
VPP unter die erniedrigte Spannung Vii fällt, wie in 1(a) gezeigt, ändert sich
der Eingang des CMOS-Inverters 4 von
logisch 1 auf logisch 0. Der CMOS-Inverter 4 gibt fälschlicherweise
logisch 1 aus, wodurch die Daten der Latch-Schaltung 6 invertiert
werden. Mit anderen Worten werden die Daten der Latch-Schaltung 6,
die während
dem Abschaltmodus gespeichert werden sollen, beschädigt. Infolgedessen
kann die integrierte Halbleiterschaltung falsch funktionieren, wenn
sie vom Abschaltmodus in den Stand-by-Modus oder den aktiven Modus umschaltet.
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US 5 642 037 offenbart einen
Referenzpegelgenerator mit einem Stand-by-Modus.
US 5 859 799 offenbart eine Halbleiterspeichervorrichtung
mit zwei internen Spannungswandlern.
US
5 724 297 offenbart einen dynamischen RAM mit hierarchischen Spannungsleitungen.
US 6 292 015 offenbart auch ein
hierarchisches Energiesystem. Schließlich offenbart
US 5 856 951 eine integrierte Halbleiterschaltungsvorrichtung,
welche einen Stand-by-Modus, einen Abschaltmodus und einen normalen
Modus besitzt.
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Es
ist wünschenswert
eine integrierte Halbleiterschaltung vor einer Fehlfunktion zu bewahren. Insbesondere
ist es wünschenswert
interne Schaltungen einer integrierten Halbleiterschaltung, die eine
Mehrzahl von Betriebsmodi besitzt, beim Umschalten zwischen den
Betriebsmodi vor einer Fehlfunktion zu bewahren.
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Die
Erfindung ist in den unabhängigen
Ansprüchen
definiert, auf welche nun Bezug genommen werden sollte. Bevorzugte
Merkmale werden in den Unteransprüchen genau beschrieben.
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Gemäß einem
Aspekt der integrierten Halbleiterschaltung der vorliegenden Erfindung
wird eine integrierte Halbleiterschaltung bereitgestellt, umfassend:
einen ersten Spannungsgenerator zum Erzeugen einer ersten internen
Energieversorgungsspannung, welche einer ersten internen Energieversorgungsleitung
zuzuführen
ist; einen zweiten Spannungsgenerator zum Erzeugen einer zweiten
internen Energieversorgungsspannung, die einer zweiten internen
Energieversorgungsleitung zuzuführen
ist; und eine Kurzschlussschaltung zum Kurzschließen der
ersten internen Energieversorgungsleitung und der zweiten internen
Energieversorgungsleitung, welche in einem nicht geerdeten Zustand
sind, wenn ein Betrieb sowohl des ersten als auch des zweiten Spannungsgenerators
ausgesetzt wird, dadurch gekennzeichnet, dass die integrierte Halbleiterschaltung
des Weiteren um fasst: eine erste interne Schaltung, die mit der
ersten und der zweiten internen Energieversorgungsleitung verbunden
ist; eine zweite interne Schaltung, die mit einer externen Energieversorgungsleitung
verbunden ist, die in Antwort auf eine Ausgabe der ersten internen
Schaltung arbeitet; und einen Abschaltmodus zum Aussetzen eines
Betriebs des ersten und des zweiten Spannungsgenerators und zum
Stoppen des Zuführens
der ersten und der zweiten internen Energieversorgungsspannung in
die interne Schaltung, wobei die Kurzschlussschaltung die erste
interne Energieversorgungsleitung und die zweite interne Energieversorgungsleitung
während
dem Abschaltmodus kurzschließt.
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Beispielsweise
erzeugen der erste und der zweite Spannungsgenerator die erste beziehungsweise
die zweite interne Energieversorgungsspannung basierend auf einer
externen Energieversorgungsspannung. Außerdem ist die erste interne
Energieversorgungsspannung beispielsweise eine verstärkte Spannung,
die höher
ist als die externe Energieversorgungsspannung.
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Wenn
der erste und der zweite Spannungsgenerator aufhören zu arbeiten, werden die
erste und die zweite interne Energieversorgungsleitung nicht geerdet.
Die Ladungen, die in den entsprechenden internen Energieversorgungsleitungen
gespeichert sind, werden durch Kriechwege schrittweise abgeleitet.
Da die Ladungen wieder auf beide der internen Energieversorgungsleitungen
verteilt werden, werden hier die erste interne Energieversorgungsspannung
und die zweite interne Energieversorgungsspannung gleichwertig,
wenn sie abnehmen.
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Somit,
wenn beispielsweise die erste interne Energieversorgungsspannung
höher ist
als die zweite interne Energieversorgungsspannung, wird die erste
interne Energieversorgungsspannung niemals unter die zweite interne
Energieversorgungsspannung fallen, nachdem der erste und der zwei te
Spannungsgenerator aufhören
zu arbeiten. Infolgedessen können
die erste und die zweite interne Energieversorgungsspannung vor
einer Inversion bewahrt werden, und interne Schaltungen, die sowohl
mit der ersten als auch mit der zweiten internen Energieversorgungsleitung
verbunden sind, können
jeweils vor einer Fehlfunktion bewahrt werden.
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Das
heißt,
die zweite interne Schaltung empfängt die externe Energieversorgungsspannung
direkt, und arbeitet daher selbst während dem Abschaltmodus. Die
Kurzschlussschaltung schließt
die erste interne Energieversorgungsleitung und die zweite interne
Energieversorgungsleitung während dem
Abschaltmodus kurz.
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Beim
Umschalten in den Abschaltmodus nehmen die erste und die zweite
interne Energieversorgungsspannung schrittweise ab. Da die Kurzschlussschaltung
die erste und die zweite interne Energieversorgungsleitung miteinander
kurzschließt, werden
hier die erste und die zweite interne Energieversorgungsspannung
vor einer Inversion bewahrt. Aus diesem Grund gibt die erste interne
Schaltung Signale korrekter Logik ohne Fehlfunktion aus, bis die
erste und die zweite interne Energieversorgungsspannung auf eine
vorbestimmte Spannung abfallen (eine Spannung, welche einen Schaltungsbetrieb
erlaubt).
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Infolgedessen
kann die zweite interne Schaltung, die selbst während dem Abschaltmodus arbeitet,
vor einer Fehlfunktion in Antwort auf eine falsche Ausgabe aus der
ersten internen Schaltung bewahrt werden. Demzufolge ist es möglich die
integrierte Halbleiterschaltung nach dem Auslösen des Abschaltmodus vor einer
Fehlfunktion zu bewahren.
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Gemäß einem
Ausführungsbeispiel
der integrierten Halbleiterschaltung der vorliegenden Erfindung
enthält
die Kurzschlussschaltung einen Transistor, wobei entweder ein Sourceanschluss
oder ein Drainanschluss des Transistors mit der ersten internen
Energieversorgungsleitung verbunden ist und wobei der andere des
Sourceanschlusses und des Drainanschlusses mit der zweiten internen
Energieversorgungsleitung verbunden ist. Infolgedessen können die
erste und die zweite interne Energieversorgungsleitung durch eine
einfache Kurzschlussschaltung miteinander kurzgeschlossen werden.
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Gemäß einem
weiteren Ausführungsbeispiel der
integrierten Halbleiterschaltung der vorliegenden Erfindung schaltet
der Transistor in Antwort auf ein Abschaltsteuersignal ein, welches
den Abschaltmodus signalisiert. Somit können die erste und die zweite
interne Energieversorgungsleitung synchron mit dem Umschalten in
den Abschaltmodus schnell kurzgeschlossen werden. Außerdem kann
die Kurzschlussschaltung durch die einfache Logikschaltung gesteuert
werden.
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Gemäß einem
weiteren Ausführungsbeispiel der
integrierten Halbleiterschaltung der vorliegenden Erfindung besitzt
die integrierte Halbleiterschaltung einen ersten Betriebsmodus und
einen zweiten Betriebsmodus neben dem Abschaltmodus. Beispielsweise
ist der erste Betriebmodus ein Stand-by-Modus, in welchem die internen
Schaltungen in einem statischen Zustand sind. Der zweite Betriebsmodus ist
ein aktiver Modus, in welchem die internen Schaltungen arbeiten.
Der erste Spannungsgenerator besitzt eine erste spannungserzeugende
Einheit zum Arbeiten während
dem ersten Betriebsmodus und eine zweite spannungserzeugend Einheit
zum Arbeiten während
dem zweiten Betriebsmodus. Der zweite Spannungsgenerator besitzt
eine dritte spannungserzeugende Einheit zum Arbeiten während dem
ersten Betriebsmodus und eine vierte spannungserzeugende Einheit
zum Arbeiten während
dem zweiten Betriebsmodus.
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Aufgrund
dessen, wenn die integrierte Halbleiterschaltung ihren Zustand von
dem ersten Betriebsmodus oder dem zweiten Betriebsmodus in den Abschaltmodus
umschaltet, hö ren
die erste und die dritte spannungserzeugende Einheit oder die zweite und
die vierte spannungserzeugende Einheit auf zu arbeiten. Dann schließt die Kurzschlussschaltung
die erste und die zweite interne Energieversorgungsleitung kurz.
Infolgedessen, selbst wenn die integrierte Halbleiterschaltung die
Mehrzahl von Betriebsmodi besitzt, kann eine Fehlfunktion der internen
Schaltungen verhindert werden, indem die erste und die zweite interne
Energieversorgungsleitung beim Umschalten in den Abschaltmodus kurzgeschlossen
werden.
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Gemäß einem
weiteren Ausführungsbeispiel der
integrierten Halbleiterschaltung der vorliegenden Erfindung besitzt
der erste Spannungsgenerator eine erste Erkennungsschaltung zum
Arbeiten während dem
ersten Betriebsmodus, um eine rückgekoppelte Steuerung über die
erste spannungserzeugende Einheit in Übereinstimmung mit der ersten
internen Energieversorgungsspannung durchzuführen. Der erste Spannungsgenerator
besitzt auch eine zweite Erkennungsschaltung zum Arbeiten während dem
zweiten Betriebsmodus, um eine rückgekoppelte
Steuerung über
die zweite spannungserzeugende Einheit in Übereinstimmung mit der ersten
internen Energieversorgungsspannung durchzuführen. Der zweite Spannungsgenerator
besitzt eine dritte Erkennungsschaltung zum Arbeiten während dem
ersten Betriebsmodus, um eine rückgekoppelte
Steuerung über
die dritte spannungserzeugende Einheit in Übereinstimmung mit der zweiten
internen Energieversorgungsspannung durchzuführen. Der zweite Spannungsgenerator
besitzt auch eine vierte Erkennungsschaltung zum Arbeiten während dem
zweiten Betriebsmodus, um eine rückgekoppelte
Steuerung über
die vierte spannungserzeugende Einheit in Übereinstimmung mit der zweiten
internen Energieversorgungsspannung durchzuführen. Jede der Erkennungsschaltungen
stoppt ihre Erkennungsoperation während dem Abschaltmodus. Dies
kann die Erkennungsschaltungen davor bewahren, falsche Erkennungsoperationen
durchzuführen,
wenn die erste und die zweite interne Energieversorgungsleitung
kurzgeschlossen sind und die erste und die zweite interne Energieversorgungsspannung
während
dem Abschaltmodus variieren.
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Die
Eigenschaft, das Prinzip und der Nutzen der Erfindung werden aus
der folgenden detaillierten Beschreibung deutlicher werden, wenn
sie in Verbindung mit den beigefügten
Zeichnungen gelesen wird, in welchen ähnliche Teile durch identische
Bezugszeichen gekennzeichnet sind, wobei:
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1 ein
erklärendes
Diagramm ist, welches bekannte Veränderungen der verstärkten Spannung
VPP und der erniedrigten Spannung Vii beim Umschalten vom Stand-by-Modus
in den Abschaltmodus zeigt;
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2 ein
erklärendes
Diagramm ist, welches ein Beispiel der Fehlfunktion einer bekannten integrierten
Halbleiterschaltung zeigt;
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3 ein
Blockdiagramm ist, welches ein erstes Ausführungsbeispiel der integrierten
Halbleiterschaltung der vorliegenden Erfindung zeigt;
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4 ein
Blockdiagramm ist, welches den VPP-Generator und den Vii-Generator der 3 zeigt;
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5 ein
Schaltungsdiagramm ist, welches die Details der Kurzschlussschaltung
der 3 zeigt;
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6 ein
erklärendes
Diagramm ist, welches Veränderungen
der verstärkten
Spannung VPP und der erniedrigten Spannung Vii beim Umschalten vom
Stand-by-Modus in den Abschaltmodus im ersten Ausführungsbeispiel
zeigt;
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7 ein
Schaltungsdiagramm ist, welches ein Beispiel der ersten internen
Schaltung und der zweiten internen Schaltung zeigt; und
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8 ein
Schaltungsdiagramm ist, welches die Details der Kurzschlussschaltung
im zweiten Ausführungsbeispiel
zeigt.
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Nachfolgend
werden Ausführungsbeispiele der
vorliegenden Erfindung mit Bezugnahme auf die Zeichnung beschrieben
werden.
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3 zeigt
ein erstes Ausführungsbeispiel der
integrierten Halbleiterschaltung der vorliegenden Erfindung. Diese
integrierte Halbleiterschaltung ist als ein DRAM auf einem Siliziumsubstrat
ausgebildet, indem CMOS-Prozesse verwendet werden. Der DRAM besitzt
die Funktion Speicherzellen aufzufrischen, ohne von außen gesehen
zu werden. Außerdem
ist der DRAM an die Spezifikationen eines externen Anschlusses und
die Timingspezifikationen einer Signaleingabe/-ausgabe von SDRAMs
angepasst. Das heißt,
dieser DRAM ist ein Pseudo-SRAM, der als ein SRAM arbeitet.
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Der
DRAM besitzt drei Betriebsmodi. In Übereinstimmung mit Befehlen,
die von außerhalb des
Chips zugeführt
werden, tritt der DRAM in irgendeinen von einem Stand-by-Modus (erster
Betriebsmodus), einem aktiven Modus (zweiter Betriebsmodus) und
einem Abschaltmodus ein. Der Stand-by-Modus ist eine Periode, in
welcher kein verfügbarer
Befehl zugeführt
wird und keine der Wortleitungen (die später beschrieben werden) ausgewählt wird.
Unter internen Schaltungen führen
diejenigen zum Steuern von Speicheroperationen (logische Schaltungen
mit Ausnahme von Eingangsschaltungen) hier keine Operation durch
und verbleiben in einem statischen Zustand. Der aktive Modus ist
eine Periode, in welcher die internen Schaltungen arbeiten und Wortleitungen
für Leseoperationen,
Schreiboperationen und so weiter ausgewählt werden. Der Abschaltmodus
ist eine Periode, in welcher die Spannungsgeneratoren zum Erzeugen
interner Energieversorgungsspannungen (VPP und Vii, die später beschrieben
werden) aufhören
zu arbeiten und die internen Schaltungen, welche die internen Energieversorgungsspannungen
empfangen, aufhören
zu arbeiten.
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Der
DRAM besitzt einen Befehlspuffer/-decodierer 10, einen
Adresspuffer/-vordecodierer 12, einen VREF-Generator 14,
einen VPP-Generator 16 (erster Spannungsgenerator), einen
Vii-Generator 18 (zweiter Spannungsgenerator), eine Kurzschlussschaltung 20,
einen Speicherkern 22 und einen Dateneingabe-/ausgabe-Puffer 24.
In dem Diagramm repräsentiert
jede dicke Linie eine Signalleitung, die aus einer Mehrzahl von
Leitungen besteht. Die weißen
Kreise an den Endpunkten von Signalleitungen repräsentieren
externe Anschlüsse.
Die Signalnamen die mit "Z" enden sind von positiver
Logik.
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Der
Befehlspuffer/-decodierer 10 empfängt ein Befehlssignal CMD (wie
z.B. ein Chipfreigabesignal, ein Schreibfreigabesignal und ein Ausgabefreigabesignal),
das von außerhalb
des DRAM durch einen Befehlsanschluss zugeführt wird. Der Befehlspuffer/-decodierer 10 decodiert
das empfangene Signal und gibt das Resultierende als ein Lesesteuersignal
RDZ, ein Schreibsteuersignal WRZ, ein aktives Steuersignal ACTZ
und ein Abschaltsteuersignal PDZ aus.
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Das
aktive Steuersignal ACTZ wird aktiviert, wenn ein Lesebefehl zum
Durchführen
einer Leseoperation oder ein Schreibbefehl zum Durchführen einer
Schreiboperation zugeführt
wird. Das Lesesteuersignal RDZ und das Schreibsteuersignal WRZ werden
entsprechend der Aktivierung des aktiven Steuersignals ACTZ aktiviert.
Das Abschaltsteuersignal PDZ wird aktiviert, wenn ein Abschaltbefehl
zum Wechseln des DRAM in den Abschaltmodus zugeführt wird. Im Übrigen erfordert
das Umschalten in den Abschaltmodus nicht notwendigerweise die Eingabe
des Abschaltbefehls. Ein Abschaltsignal kann durch einen dedizierten
Anschluss direkt von außen eingegeben
werden.
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Der
Adresspuffer/-vordecodierer 12 empfängt ein Adresssignal ADD, das
von außerhalb
des DRAM durch einen Adressanschluss zugeführt wird. Der Adresspuffer/- vordecodierer 12 decodiert
das empfangene Signal vor, und gibt das Resultierende als ein internes
Adresssignal IADD aus.
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Der
VREF-Generator 14 erzeugt Referenzspannungen VREF1 und
VREF2 basierend auf einer externen Energieversorgungsspannung VDD
(beispielsweise 2,5 V), die durch einen Energieversorgungsanschluss
zugeführt
wird. Der VPP-Generator 16 erzeugt eine verstärkte Spannung
VPP (erste interne Energieversorgungsspannung; beispielsweise 3,3
V), die höher
ist als die externe Energieversorgungsspannung VDD, basierend auf
der Referenzspannung VREF1, wenn das aktive Steuersignal ACTZ oder
das Abschaltsteuersignal PDZ aktiviert wird. Der Vii-Generator 18 erzeugt
eine erniedrigte Spannung Vii (zweite interne Energieversorgungsspannung;
beispielsweise 2 V), die niedriger ist als die externe Energieversorgungsspannung
VDD, basierend auf der Referenzspannung VREF2, wenn das aktive Steuersignal
ACTZ oder das Abschaltsteuersignal PDZ aktiviert wird.
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Die
Kurzschlussschaltung 20 schließt eine verstärkte Energieversorgungsleitung
VPP (erste interne Energieversorgungsleitung) zum Zuführen der verstärkten Spannung
VPP in interne Schaltungen (erste interne Schaltung) und eine erniedrigte
Energieversorgungsleitung Vii (zweite interne Energieversorgungsleitung)
zum Zuführen
der erniedrigten Spannung Vii in interne Schaltungen (erste interne Schaltung)
kurz, wenn das Abschaltsteuersignal PDZ aktiviert wird.
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Der
Speicherkern 22 enthält
ein Speicherzellenarray 26, einen Wortdecodierer 28,
einen Leseverstärker/-schalter 30 und
einen Spaltendecodierer 32.
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Das
Speicherzellenarray 26 besitzt eine Mehrzahl von Speicherzellen
MC, wobei jede enthält: einen
Transfertransistor und einen Kondensator, Wortleitungen WL, die
mit den Gateanschlüssen
der Transfertransistoren in den jeweiligen Speicherzellen MC verbunden
sind, und Bitleitungen BL, die mit den Dateneingabe/-ausgabe-Knoten
der Transfertransistoren verbunden sind.
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Der
Wortdecodierer 28 wählt
irgendeine der Wortleitungen WL in Übereinstimmung mit einem Zeilenadresssignal
aus dem internen Adresssignal IADD aus. Die Wortleitung WL, die
ausgewählt
wird, wird mit der verstärkten
Spannung VPP versorgt.
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Der
Leseverstärker/-schalter 30 besitzt
nicht gezeigte Leseverstärker
und Spaltenschalter. Bei einer Leseoperation verstärken die
Leseverstärker
beispielsweise Daten, die aus den Speicherzellen MC durch die Bitleitungen
BL gelesen werden. Die Spaltenschalter übertragen Lesedaten, die auf
den Bitleitungen BL gelesen werden, an den Dateneingabe/-ausgabe-Puffer 24 durch
Datenbusleitungen, und übertragen
Schreibdaten, welche durch die Datenbusleitungen in die Bitleitungen
BL zugeführt
werden.
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Der
Spaltendcodierer 32 gibt Steuersignale zum Steuern der
Spaltenschalter in Übereinstimmung
mit einem Spaltenadresssignal aus dem internen Adresssignal IADD
aus.
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Der
Dateneingabe/-ausgabe-Puffer 24 gibt gelesen Daten durch
einen Datenanschluss DQ aus und gibt Schreibdaten durch den Datenanschluss ein.
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Im Übrigen werden
die verstärkte
Spannung VPP und die erniedrigte Spannung Vii jeweils in den Speicherkern 22 und
vorbestimmte interne Schaltungen (erste interne Schaltung) zugeführt. Die
externe Energieversorgungsspannung VDD wird in interne Schaltungen
zugeführt,
die im Abschaltmodus Daten speichern müssen (zweite interne Schaltung,
einschließlich
Latch-Schaltungen, Register und Ähnliches).
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4 zeigt
den VPP-Generator 16 und den Vii-Generator 18.
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Der
VPP-Generator 16 besitzt eine VPP-Erkennungsschaltung 34 (erste
Erkennungsschaltung) zum Ar beiten im Stand-by-Modus, eine VPP-Erkennungsschaltung 36 (zweite
Erkennungsschaltung) zum Arbeiten im aktiven Modus und eine Verstärkerschaltung 38.
Die Verstärkerschaltung 38 enthält eine
verstärkende
Einheit 38a (erste spannungserzeugende Einheit) zum Arbeiten
im Stand-by-Modus und eine verstärkende
Einheit 38b (zweite spannungserzeugende Einheit) zum Arbeiten
im aktiven Modus.
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Die
VPP-Erkennungsschaltung 34 arbeitet, wenn das Abschaltsteuersignal
PDZ auf einem niedrigen Pegel ist, und aktiviert ein Betriebssignal OPT1Z,
wenn die verstärkte
Spannung VPP niedriger ist als die Referenzspannung VREF1. Das heißt, die
VPP-Erkennungsschaltung 34 führt eine rückgekoppelte Steuerung über die
verstärkende
Einheit 38a durch gemäß der verstärkten Spannung
VPP im Stand-by-Modus und im aktiven Modus, und stoppt einen Betrieb
im Abschaltmodus.
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Die
VPP-Erkennungsschaltung 36 arbeitet, wenn das aktive Steuersignal
ACTZ auf einem hohen Pegel ist, und aktiviert ein Betriebssignal
OPT2Z, wenn die verstärkte
Spannung VPP niedriger ist als die Referenzspannung VREF1. Das heißt, die VPP-Erkennungsschaltung 36 führt eine
rückgekoppelte
Steuerung über
die verstärkende
Einheit 38b durch gemäß der verstärkten Spannung
VPP im aktiven Modus, und stoppt einen Betrieb im Stand-by-Modus
und im Abschaltmodus.
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Die
VPP-Erkennungsschaltungen 34 und 36 stoppen ihre
Erkennungsoperationen im Abschaltmodus. Dies kann die VPP-Erkennungsschaltungen 34 und 36 davor
bewahren, falsche Erkennungsoperationen durchzuführen, wenn der Betriebsmodus
in den Abschaltmodus umschaltet und die verstärkte Spannung VPP variiert.
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Die
verstärkenden
Einheiten 38a und 38b arbeiten, wenn sie die Betriebssignale
OPT1Z beziehungsweise OPT2Z empfangen. Die verstärkenden Einheiten 38a und 38b verstärken die externe
Energieversorgungsspannung VDD durch Pumpwirkungen, indem eine Koppelkapazität verwendet
wird, wodurch die verstärkte
Spannung VPP erzeugt wird.
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Der
Vii-Generator 18 besitzt eine Vii-Erkennungsschaltung 40 (dritte
Erkennungsschaltung) zum Arbeiten im Stand-by-Modus, eine Vii-Erkennungsschaltung 42 (vierte
Erkennungsschaltung) zum Arbeiten im aktiven Modus und eine erniedrigende
Schaltung 44. Die erniedrigende Schaltung 44 enthält eine
erniedrigende Einheit 44a (dritte spannungserzeugende Einheit)
zum Arbeiten im Stand-by-Modus und eine erniedrigende Einheit 44b (vierte
spannungserzeugende Einheit) zum Arbeiten im aktiven Modus.
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Die
Vii-Erkennungsschaltung 40 arbeitet, wenn das Abschaltsteuersignal
PDZ auf einem niedrigen Pegel ist, und aktiviert ein Betriebssignal OPT3Z,
wenn die erniedrigte Spannung Vii höher ist als die Referenzspannung
VREF2. Das heißt,
die Vii-Erkennungsschaltung 40 führt eine rückgekoppelte Steuerung über die
erniedrigende Einheit 44a durch gemäß der erniedrigten Spannung
Vii im Stand-by-Modus und im aktiven Modus, und stoppt einen Betrieb
im Abschaltmodus.
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Die
Vii-Erkennungsschaltung 42 arbeitet, wenn das aktive Steuersignal
ACTZ auf einem hohen Pegel ist, und aktiviert ein Betriebssignal
OPT4Z, wenn die erniedrigte Spannung Vii höher ist als die Referenzspannung
VREF2. Das heißt,
die Vii-Erkennungsschaltung 42 führt eine rückgekoppelte Steuerung über die
erniedrigende Einheit 44b durch gemäß der erniedrigten Spannung
Vii im aktiven Modus, und stoppt einen Betrieb im Stand-by-Modus und
im Abschaltmodus.
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Die
Vii-Erkennungsschaltungen 40 und 42 stoppen ihre
Erkennungsoperationen im Abschaltmodus. Das kann die Vii-Erkennungsschaltungen 40 und 42 davor
bewahren, falsche Erkennungsoperationen durchzuführen, wenn der Betriebsmodus in
den Abschaltmodus umschaltet und die erniedrigte Spannung Vii variiert.
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Die
erniedrigenden Einheiten 44a und 44b arbeiten,
wenn sie die Betriebssignale OPT3Z beziehungsweise OPT4Z empfangen.
Die erniedrigenden Einheiten 44a und 44b teilen
die externe Energieversorgungsspannung VDD durch kapazitive Teilung oder Ähnliches,
um die erniedrigte Spannung Vii zu erzeugen.
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5 zeigt
die Details der Kurzschlussschaltung 20. Die Kurzschlussschaltung 20 enthält CMOS-Inverter 20a und 20b,
die in Kaskade verbunden sind, NOR-Gates 20c und 20d,
wobei der Ausgang von jedem an den Eingang des anderen rückgekoppelt
ist, und einen pMOS-Transistor 20e.
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Die
pMOS-Transistoren der CMOS-Inverter 20a und 20b sind
an ihren Sourceanschlüssen
mit der externen Energieversorgungsleitung VDD verbunden. Der CMOS-Inverter 20a empfängt das
Abschaltsteuersignal PDZ.
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Das
NOR-Gate 20c empfängt
die Ausgabe des CMOS-Inverters 20a und
die Ausgabe des NOR-Gates 20d. Das NOR-Gate 20d empfängt die Ausgabe
des CMOS-Inverters 20b und die Ausgabe des NOR-Gates 20c.
Die Sourceanschlüsse
von pMOS-Transistoren der CMOS-Inverter 20a und 20b sind
mit der verstärkten
Energieversorgungsleitung VPP verbunden.
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Der
pMOS-Transistor 20e ist an entweder seinem Sourceanschluss
oder seinem Drainanschluss mit der verstärkten Energieversorgungsleitung
VPP verbunden, ist an dem anderen des Sourceanschlusses und des
Drainanschlusses mit der erniedrigten Energieversorgungsleitung
Vii verbunden, und empfängt
die Ausgabe des NOR-Gates 20d an seinem Gateanschluss.
Das NOR-Gate 20d gibt einen niedrigen Pegel aus, wann immer
das Abschaltsteuersignal PDZ auf einem hohen Pegel ist. Infolgedessen,
während
das Abschaltsteuersignal PDZ auf einem hohen Pegel ist, wird der
pMOS-Transistor 20e anbehalten, wobei die verstärkte Energieversorgungsleitung VPP
und die erniedrigte Energieversorgungsleitung Vii kurzgeschlossen
werden. Das heißt, der
pMOS-Transistor 20e arbeitet direkt unter der Logik des
Abschaltsteuersignals PDZ.
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6 zeigt
Veränderungen
der verstärkten Spannung
VPP und der erniedrigten Spannung Vii beim Umschalten vom Stand-by-Modus
in den Abschaltmodus.
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In
diesem Ausführungsbeispiel
tritt der DRAM wie oben beschrieben in den Abschaltmodus ein, wenn
der Abschaltbefehl im Stand-by-Modus durch den Befehlsanschluss
zugeführt
wird. Aus diesem Grund ändert
der Befehlspuffer/-decodierer 10, der in 3 gezeigt
ist, das Abschaltsteuersignal PDZ auf einen hohen Pegel (6(a)). In Antwort auf das Abschaltsteuersignal
PDZ mit hohem Pegel stoppt die VPP-Erkennungsschaltung 34 des VPP-Generators 16,
der in 4 gezeigt ist, seine Erkennungsoperation und ändert das
Betriebssignal OPT1Z auf einen niedrigen Pegel (6(b)).
Die verstärkende
Einheit 38a empfängt
das Betriebssignal OPT1Z mit niedrigem Pegel und stoppt zu arbeiten. Im
Stand-by-Modus stoppt
die VPP-Erkennungsschaltung 36 ihre Erkennungsoperation
und gibt das Betriebssignal OPT2Z mit niedrigem Pegel aus (6(c)). Die verstärkende Einheit 38b wird
somit außer
Kraft gesetzt.
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Gleichermaßen stoppt
die Vii-Erkennungsschaltung 40 des Vii-Generators 18 ihre
Erkennungsoperation in Antwort auf das Abschaltsteuersignal PDZ
mit hohem Pegel, und ändert
das Betriebssignal OPT3Z auf einen niedrigen Pegel (6(d)).
Die erniedrigende Einheit 44a empfängt das Betriebssignal OPT3Z
mit niedrigem Pegel und stoppt zu arbeiten. Im Stand-by-Modus stoppt
die Vii-Erkennungsschaltung 42 ihre
Erkennungsoperation und gibt das Betriebssignal OPT4Z mit niedrigem
Pegel aus (6(e)). Die verstärkende Einheit 38b wird
somit außer
Kraft gesetzt.
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Demzufolge
veranlasst das Umschalten von dem Stand-by-Modus in den Abschaltmodus sowohl die
Verstärkerschaltung 38 als
auch die erniedrigende Schaltung 44 einen Betrieb zu stoppen.
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Der
pMOS-Transistor 20e der Kurzschlussschaltung 20,
die in 5 gezeigt ist, schaltet in Antwort auf das Abschaltsteuersignal
PDZ mit hohem Pegel ein, wodurch die verstärkte Energieversorgungsleitung
VPP und die erniedrigte Energieversorgungsleitung Vii kurzgeschlossen
werden. Demzufolge werden die verstärkte Spannung VPP und die erniedrigte
Spannung Vii nach einer vorbestimmten Periode gleich in der Spannung,
und fallen dann schrittweise ab (6(f)).
Im Stand-by-Modus ist die verstärkte
Spannung VPP höher
als die erniedrigte Spannung Vii. Dies bewahrt die verstärkte Spannung VPP
davor, unter die erniedrigte Spannung Vii zu fallen, nachdem die
Verstärkerschaltung 38 und
die erniedrigende Schaltung 44 aufhören zu arbeiten.
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7 zeigt
ein Beispiel der ersten internen Schaltung und der zweiten internen
Schaltung.
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Die
erste interne Schaltung ist als kaskadierte CMOS-Inverter 46 und 48 ausgebildet.
Die zweite interne Schaltung ist als eine Latch-Schaltung 50 ausgebildet.
Nun wird eine Fehlfunktion darin beschrieben werden. Der pMOS-Transistor des CMOS-Inverters 46 ist
an seinem Sourceanschluss mit der verstärkten Energieversorgungsleitung
VPP verbunden. Der pMOS-Transistor des CMOS-Inverters 48 ist
an seinem Sourceanschluss mit der erniedrigten Energieversorgungsleitung
Vii verbunden. Das Latch 50 besitzt zwei CMOS-Inverter 52,
deren Eingänge
und Ausgänge
miteinander verbunden sind. Der pMOS-Transistor jedes CMOS-Inverters 52 ist
an seinem Sourceanschluss mit der externen Energieversorgungsleitung
VDD verbunden.
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Im
Stand-by-Modus ist ein Eingangssignal IN logisch 0, die Ausgabe
des CMOS-Inverters 46 logisch 1 (verstärkte Spannung VPP), die Ausgabe
des CMOS-Inverters 48 logisch 0 und die Ausgabe OUT der
Latch-Schaltung 50 logisch 1.
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Wenn
der Betriebsmodus vom Stand-by-Modus in den Abschaltmodus umschaltet,
schließt
die Kurzschlussschaltung 20 die verstärkte Energieversorgungsleitung
VPP und die erniedrigte Energieversorgungsleitung Vii miteinander
kurz. Somit wird die verstärkte
Spannung VPP niemals unter die erniedrigte Spannung Vii fallen.
Infolgedessen geben die CMOS-Inverter 46 und 48 die
Signale mit richtiger Logik ohne eine Fehlfunktion aus, bis die
verstärkte Spannung
VPP und die erniedrigte Spannung Vii auf eine vorbestimmte Spannung
abfallen (eine Spannung, die einen Schaltungsbetrieb ermöglicht).
Dies hindert die Latch-Schaltung 50 daran aufgrund des Empfangs
einer falschen Ausgabe aus dem CMOS-Inverter 48 falsch
zu funktionieren. Da die Daten der Latch-Schaltung 50,
die während
dem Abschaltmodus gespeichert werden sollen, vor einer Inversion
bewahrt werden, arbeitet der DRAM normal, wenn der Betriebsmodus
von dem Abschaltmodus in den Stand-by-Modus oder den aktiven Modus
umschaltet.
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Wie
beschrieben wurde, werden gemäß dem vorliegenden
Ausführungsbeispiel
die verstärkte
Energieversorgungsleitung VPP und die erniedrigte Energieversorgungsleitung
Vii durch die Kurzschlussschaltung 20 im Abschaltmodus
miteinander kurzgeschlossen. Dies kann die verstärkte Spannung VPP davor bewahren
unter die erniedrigte Spannung Vii zu fallen. Somit gibt die erste
interne Schaltung, die sowohl mit der verstärkten Energieversorgungsleitung
VPP als auch mit der erniedrigten Energieversorgungsleitung Vii
verbunden ist, Signale mit richtiger Logik ohne Fehlfunktion aus.
Demzufolge kann die zweite interne Schaltung, die selbst im Abschaltmodus
arbeitet, davor bewahrt werden, aufgrund des Empfangs einer falschen
Ausgabe aus der ersten internen Schaltung falsch zu arbeiten. Da
die zweite interne Schal tung nicht falsch arbeiten wird, kann der DRAM
davor bewahrt werden, nach dem Auslösen des Abschaltmodus falsch
zu arbeiten.
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Selbst
beim Vorhandensein der Mehrzahl von Betriebsmodi können Fehlfunktionen
der internen Schaltungen verhindert werden, indem die verstärkte Energieversorgungsleitung
VPP und die erniedrigte Energieversorgungsleitung Vii beim Umschalten
in den Abschaltmodus kurzgeschlossen werden.
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Entweder
der Sourceanschluss oder der Drainanschluss des pMOS-Transistors 20e ist
mit der verstärkten
Energieversorgungsleitung VPP verbunden. Der andere des Sourceanschlusses
und des Drainanschlusses des pMOS-Transistors 20e ist mit der
erniedrigten Energieversorgungsleitung Vii verbunden. Dies ermöglicht es
der einfachen Kurzschlussschaltung 20, die verstärkte Energieversorgungsleitung
VPP und die erniedrigte Energieversorgungsleitung Vii kurzzuschließen.
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Da
der Gateanschluss des pMOS-Transistors 20e direkt durch
die Logik des Abschaltsteuersignals PDZ gesteuert wird, können die
verstärkte
Energieversorgungsleitung VPP und die erniedrigte Energieversorgungsleitung
Vii schnell kurzgeschlossen werden.
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8 zeigt
ein zweites Ausführungsbeispiel der
integrierten Halbleiterschaltung der vorliegenden Erfindung. Die
gleichen Schaltungen und Signale wie jene, die in dem ersten Ausführungsbeispiel
beschrieben wurden, werden durch identische Bezugszeichen oder Symbole
bezeichnet werden. Eine detaillierte Beschreibung davon wird hier
ausgelassen werden.
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Dieses
Ausführungsbeispiel
wird durch Hinzufügen
eines nMOS-Transistors 20f zu der Kurzschlussschaltung 20 des
ersten Ausführungsbeispiels
gebildet. Die weitere Konfiguration ist identisch zu der des ersten
Ausführungsbeispiels.
Das heißt, diese
integrierte Halbleiterschaltung ist als ein DRAM auf einem Siliziumsubstrat
ausgebildet, indem CMOS-Prozesse verwendet werden. Der DRAM ist ein
Pseudo-SRAM, der
als ein SRAM arbeitet.
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Der
nMOS-Transistor 20f ist entweder an seinem Sourceanschluss
oder seinem Drainanschluss mit der verstärkten Energieversorgungsleitung
VPP verbunden, ist an dem anderen des Sourceanschlusses und des
Drainanschlusses mit der erniedrigten Energieversorgungsleitung
Vii verbunden und empfängt
die Ausgabe des NOR-Gates 20c an seinem Gateanschluss.
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Das
NOR-Gate 20c gibt einen hohen Pegel aus, wann immer das
Abschaltsteuersignal PDZ auf einem hohen Pegel ist. Infolgedessen,
während
das Abschaltsteuersignal PDZ auf einem hohen Pegel ist, wird der
nMOS-Transistor 20f anbehalten, wobei die verstärkte Energieversorgungsleitung
VPP und die erniedrigte Energieversorgungsleitung Vii kurzgeschlossen
werden. Das heißt,
der nMOS-Transistor 20f arbeitet direkt unter der Logik
des Abschaltsteuersignals PDZ.
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Dieses
Ausführungsbeispiel
kann die gleichen Effekte bereitstellen wie jene des ersten Ausführungsbeispiels,
das oben beschrieben wird. Außerdem
werden in diesem Ausführungsbeispiel
die verstärkte
Energieversorgungsleitung VPP und die erniedrigte Energieversorgungsleitung
Vii kurzgeschlossen, indem der pMOS-Transistor 20e und
der nMOS-Transistor 20f verwendet
werden. Infolgedessen können
beim Umschalten in den Abschaltmodus die verstärkte Energieversorgungsleitung
VPP und die erniedrigte Energieversorgungsleitung Vii spannungsmäßig schnell
ausgeglichen werden.
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Die
vorhergehenden Ausführungsbeispiele befassten
sich mit den Fällen,
in denen die vorliegende Erfindung auf einen DRAM angewendet wird,
der als ein Pseudo-SRAM arbeitet. Jedoch ist die vorliegende Erfindung
nicht auf solche Ausführungsbeispiele
beschränkt.
Beispielsweise kann die vorliegende Erfindung auf taktsynchrone
SDRAMs angewendet wer den. Die vorliegende Erfindung kann auch auf
solche integrierten Halbleiterschaltungen wie Mikrocomputer, Logik-LSIs und System-LSIs
angewendet werden.