550584 A7 B7 能 模 的 資 "^紙張尺度適用中準（CNS) Α4規格（210 X 297公釐)— 五、發明説明 【發明領域】 本發明有關一種具有複數類型之電壓產生器的半導體 積體電路，本發明亦有關一種具有複數個操作模式的半導 體積體電路。 【習知技藝說明】 近來，操作在電池上的攜帶型設備係變得普通，為了 延長該電池的使用時間的緣故，被實施於此攜帶型設備之 半導截㈣電路必須為低功率祕。因此這料導體積體 電路含有-電壓產生器用以產生一内部電源供應電壓低於 該外部電源供應電壓。該内部電源供應電壓係供應至該半 導體積體電路的内部電路以達成低功率消耗。此外，此半 導體積體電路作為-DRAM具有—電壓產生器其產生一提 高電_部電源供應電壓）用於字線。即，由複數個類型 之電歷產生器所產生的複數個類型之内部電源供應電壓係 分別供應至複數個内部電路。 此外，於這類半導體積體電路中，該電壓產生器係由 複數個具有不同能力之單元所製成，被操作之該等單元俜 j據該操作模式而切換’藉此達成低功率消耗。例如，於 一⑽細中’較大能力的單元係操作於—主動模式盆中（合 子線被選擇時）讀出操作與寫入操作被執行。於待命模: :’其中（當無字線被選擇時）無可用指令被供應，較小 操作β並且’電源下降模式（低功率消耗 ^中二有單元之操作被中止並且該内部電源供應電壓 產生被停止。這裡，當其他電路停止操作時，需要保 *· (請先閲讀背面之注意事項再填寫本頁) -4- 550584 A7
-5- 550584 A7 ------ ---B7___ 五、發明説明{ ) _ -- 相為2的輸出為邏輯！（提高電壓νρρ)、該cm〇s反相器*的 輪出為邏輯〇、並且該閂鎖電路6之輸出〇υτ為邏輯卜當該 j導體積體電路的操作模式轉移至電源下降模式並且該提 高電壓VPP落在該步降電壓Vii之下如第丨圖…）所示時，該 CMOS反相器4的輸入從邏輯丨轉為邏輯〇。該cM〇s反相器4 錯誤她輸出邏輯1，藉此將該閂鎖電路6之資料反相。換言 之，淤該步降期間被保持之該閃鎖電路6之資料被訛誤。因 該半導體積體電路能發生故障當它從譎電源下降模式 轉移至該待命模式或該主動模式。 【發明概要】 本發明的一目的係防止一半導體積體電路故障，特別 是該目的係防止一具有複數個操作模式之半導體積體電路 的内部電路於在該等操作模式間切換時故障。 根據本發明該半導體積體電路的一觀點，一第一電壓 產生器產生一要被供應至一第一内部電源供應線的第一内 f電源供應電壓。-第二電壓產生器產生—要被供應至一 第二内部電源供應線的第二内部電源供應電壓。一短路電 路 ^該第一及第一電壓產生器的操作被中止時，將該第 一内部電源供應線及該第二内部電源供應線短路。 例如’根據一外部電源供應電壓，該第一及第二電壓 產生器分別產生該第一及第二内部電源供應電壓。此外， 例如，該第一内部電源供應電壓係一高於該外部電源供應 電壓的提高電壓，該第二内部電源供應電壓係一低於該外 部電源供應電壓的步降電壓。 本紙張尺度適用中國國家標準（⑽）Α4規格（210X297公釐）
..............---- 4 · C請先閱讀背面之注意事項再填窝本頁) .、訂| 41^- -6- 550584 五、發明説明G ) 當該第一及第二電壓產生器停止操作時，該第一及第 内一電源供應線呈浮動的。儲存於各個内部電源供應線 的電荷經由漏電路徑逐漸流出。這裡，因該等電荷被重新 刀佈至二者内部電源供應線，該第一内部電源供應電壓及 該第二内部電源供應電壓當其降低時呈相等之值。 因此’例如，當該第一内部電源供應電壓係高於該第 内郃電源供應電壓時’在該第一及第二電壓產生器停止 操作後該第一内部電源供應電壓將決不降於該第二内部電 原供應電壓之下。結果，該第一及第二内部電源供應電壓 能被防止反相，並且連接至該第一及第二内部電源供應線 之内部電路能被防止故障。 根據本發明該半導體積體電路的另一觀點，該短路電 路包含-電晶體具有其源極與汲極中之一連接至該第一内 #電源供應線並具有該源極與該汲極中之另一連接至該第 -内部電源供應線。結果，該第一及第二内部電源供應線 以一簡單短路電路能被短路至彼此。 根據本發明該半導體積體電路的另一觀點，一第一内 部電路分別因應接收該第一及第二内部電源供應電壓而操 作。該半導體積體電路具有一電源下降模式用以中止操作 該第一及第二電壓產生器並用以停止供應該第一及第二内 部電源供應電塵至該第一内部電路。該電晶體_ 一心 該電源下降模式的電源下降控制信號而導通。於是，該第 一及第二内部電源供應線能迅速地被短路與轉移電源下降 模式同步。此外，短路電路能被簡單的邏輯電路控请。 本紙張尺度適用中國國家標準（CNS) A4规格（210χ297公釐） (請先閲讀背面之注意事項再填寫本頁)
、可I -7- 550584 五、發明説明 根據本發明該半導體積體電路的另—觀點，該半導體 積體電路具有一電源下降模式用以中止該 產生OT之操作並用以止供應該第一及第二内部電源供應 電壓至該第一内部電路。該第一内部電路係連接至該第一 及第二内部電源供應線，—第二内部電路係連接至一外部 電源供應線，該第二内部電路因應該第_内部電路的一輸 出而操作gp 第—内部電路直接接收該外部電源供應電 壓、並且因此甚至在電源下降模式期間操作。 在轉移至電源下降模式時，該第_及第二内部電源供 應電愿逐漸下降。這裡，因該短路電路將該第一及第二内 部電源供應線短路至彼此，該第一及第二内部電源供應電 壓被防止反相。由於這緣故，該第一内部電路不發生故障 下輸出正確邏輯的信號，直到該第一及第二内部電源供應 電壓降至-預定電M( 一允許電路操作之電晶體愿）。 因此，甚至在在電源下降模式期間操作的該第二内部 電路能被防止因應來自該第一内部電路的一不正確輸出而 發生故障L S，有可能防止該半導體積體電路在該電源 下降旗式之釋放後發生故障。 根據本發明該半導體積體電路的另一觀點，該半導體 積體電路具有一第一操作模式及一第二操作模式在該電源 下降模式旁。例如，該第一操作模式係一待命模式其中該 内電路係於一靜悲下，該第二操作模式係一主動模式其 中該内部電路操作。該第一電壓產生器具有一第一電壓產 生單元用以在該第一操作模式期間操作及一第二電壓產生 本紙張尺度適用中國國家標準（CNS) Μ規格⑵Ο,7公楚） (請先閲讀背面之注意事項再填寫本頁) 、可| -8- 五、發明説明t ) 早70用以在該第二操作模式期間操作，該第二電壓產生器 ，、有第—電壓產生單元用以在該第—操作模式期間操作 及第四電壓產生單元用以在該第二操作模式期間操作。 在此時當該半導體積體電路切換其狀態從該第一操作 Μ式或該第二操作模式至該電源下降模式時，該第一汲第 三電應產生單元或該第二及第四電壓產生單元停止操作。 於是，該短路電路將該第一及第二内部電源供應線短路。 因此，即使當該半導體積體電路具有複數個操作模式時， 藉由在轉移至該電源下降模式時將第_及第二”電源供 應線趙路能避免該内部電路的故障。 八 根據本發明該半導體積體電路的另—觀點，該第一電 壓產生器具有一第一谓測電路用以在該第一操作模式期間 操作為了根據該第一内部電源供應電壓執行在該第一電壓 產生單元的反饋控制，該第一電壓產生器亦具有一第二偵 測電路用以在該第二操作模式期間操作為了根據該第_内 部電源供應電壓執行在該第二電壓產生單元的反饋控制。 該第二電Μ產生器具有-第三_電路用以在該第一操作 模式期間操作為了根據該第二内部電源供應電壓執行在該 第，電壓產生單元的反饋控制，該第二電壓產生器亦具有 一第四摘測電路用以在該第二操作模式期間操作為了根據 該第二内部電源供應電壓執行在該第四電壓產生單元的反 饋控制。每個偵測電路在該電源下降模式期間停止其摘測 操作，當該第一及第二内部電源供應線被短路並且該第一 及第二内部電源供應電壓在該電源下降模式期間變化時， 550584 五、發明説明t ) 此能避免該偵測電路做錯誤的偵測操作。 【圖示之簡單說明】 當結合附圖來閱讀時從以下的詳細說明，本發明之本 質、顧、及功效將變得更明顯，其中相似之部件係指定 以相同的參考數字，其中： 第1圖係一顯示在從待命模式轉移至電源下降模式時 提高電壓VPP與步降電壓vii之常見變化的解釋圖； 釋圖， 第2圖係-顯示一例故障之習知半導體積體電路的解 第3圖係一顯示本發明一第一實施例半導體 的方塊圖； 第4圖係一顯示第3圖的vpp產生器與VH產生 塊圖； 第5圖係一顯示第3圖的短路電路之詳細電路圖； 釋圖； “第6圖係一顯示於第一實施例中在從待命模式轉移至 電源下降模式時提高電壓vpp與步降電壓Vii之變化的解 第7圖係一顯示一例第一内部電路與第二 電路圖；及 圖 積體電路 器的方 内部電路的
、一^τ— (請先閱讀背面之注意事項再填窝本頁) 第8圖係-顯示於第二實施例之詳細短路電路的電路 較佳實施例之詳細說明】 在下，參考圖是將說明本發明之實施例。 第3圖顯示本發明半導體積體電路的第—實施例。此半 本紙張尺度標準（CNS) A4規格（2獻297公 -10- 550584 A7 I----—---— B7 ___ 五、發明説明· ） ' ' --- 導體翻電路係、形成為-在石夕基底上的職關由利用 CMOS處理’該DRAM具有更新記憶體晶胞之功能不用從外 部被了解。此外，該DRAM係適合該外端規格及sram的信 號輸入/輪出定時規格。即，此DRAM是一作為一此鹰之 用的假SRAM。 4DRAM具有二種操作模式。根據從晶片外部所供應 之指令，該DRAM進入一待命模式（第一操作模式）、一主 動模式（第二操作模式）及一電源下降模式的任何一個。該 待命模式係-段期間，#中無任何有效指令被供應且如任 何字鎳(稍後將說明）被選擇，在内部電路之中，用以控制 記憶體操作者（不包括輸入電路的邏輯電路）使得無任何操 作並保持於一靜態。該主動模式係一段期間，其中該内部 電路縣作並且字線被選擇用於讀取操作 '寫入操作等。該 電源下降模式係-段期間，其中用以產生内部電源供應電 壓（稍後要說明的VPP及Vii)的該電壓產生器停止操作並且 接收該内部電源供應電壓的該内部電路停止操作。 該DRAM具有一指令緩衝器/解碼器1〇、一 /預解咖、-麵產生器14、一 VPP產生器16ϋ 壓產生器）、一 Vii產生器18(第二電壓產生器）、一短路電路 20、一圮憶體核心22、及一資料輸入/輸出緩衝器24。於該 圖中，每條粗線代表一信號線其由複數條線所組成，在信 號線末端的白圈代表外部端子，該信號名稱字尾為，，z，，係正 邏輯^。 該指令緩衝器/解碼器10經由一指令端子接收從該 本紙張尺度適用tg國家標準（CNS) M規格⑵〇X297公營) -
、茗 (請先閲讀背面之注意事項再填寫本頁) -11- 550584 A7 __B7 ___ 五、發明説明G ) (請先閲讀背面之注意事項再填寫本頁) DR人Μ外部所供應的一指令信號CMD(例如一晶片致能信 號、一寫入至能信號、及一輸出致能信號）。該指令緩衝器 /解石馬器10將所接收得信號解碼、並輸出該結果作為一讀取 控制信號RDZ、一寫入控制信號WRZ、一主動控制信號 ACTZ、及一電源下降控制信號PDZ。 當-用以執行一讀取操作之讀取指令或一用以執行 一寫入操作之寫入指令被供應時，該主動控制信號ACTZ 被啟動。該讀取控制信號RDZ與該寫入控制信號WRZ係對 應該主動控制信號ACTZ之啟動而啟動。當一用以將該 DRAM改變至該電源下降模式之電壓下降指令被供應時， 該電源下降控制信號PDZ被啟動。附帶地，轉移至該電源 下降模式非必定需要該電壓下降指令之輸入，一電壓下降 信號可從外部經由一專用端子被直接輸入。 該位址緩衝器/預解碼器12經由一位址端子接收從該 DRAM外部所供應的一位址信號ADD，該位址緩衝器/預解 碼器12將所接收之信號預解碼、並輸出該結果作為一内部 位址信號IADD。 該VREF產生器14根據一經由一電源供應端所供應的 外部電源供應電壓VDD(例如2.5V)產參考電壓VREF1及 VREF2。當該主動控制信號ACTZ或該電源下降控信號 PDZ被啟動時，該VPP產生器16根據該參考電壓VREF1產 生一高於該外部電源供應電壓VDD的提高電壓VPP(第一 内部電源供應電壓；例如3.3V)。當該主動控制信號ACTZ 或該電源下降控制信號PDZ被啟動時，該Vii產生器1 8根據 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -12- 550584 五、發明説明ίο 該參考電壓VREF2產生一低於該外部 电/原供應電壓VDD的 步降電壓Vii(第二内部電源供應電壓；例如2ν)。 當該電源下降控制信號PDZ被啟動時，該短路電路20 將—用以供應該提高電壓VPP至内部電路（第一内部電路） 的提高電源供應線VPP(第-内部電源供應線）及一用以供 應該步降電壓Vii至内部電路（第—内部電路）的步降電源 供應鎳Vii(第二内部電源供應線）短路。 該記憶體核心22包含一記憶體晶胞陣列26、一字解碼 器28、一感應放大器/開關30及一行解碼器μ。 ”亥汜It體曰曰胞陣列26具有複數個記憶體晶胞MC每個 包含一轉換電晶體及一電容器、連接至各個記憶體晶胞Mc 中該等轉換電晶體之閘極的字線WL、及連接至該等轉換電 晶體之資料輸入/輸出節點的位元線Bl。 該字解碼器28根據一來自該内部位址信號IADD之列 位址信號選擇任一條字線WL·，所選擇之字線WL係供應有 電晶體壓VPP。 該感應放大器/開關30具有未示的感應放大器及航開 關。例如於一讀取操作中，該感測放大器放大經由該位元 線BL·從該記憶體晶胞MC所讀取之資料，該行開關、經由資 料匯流排線將該位元線BL上之讀取資料傳送至該資料輸 入/輸出緩衝器24、並傳送經由該資料匯流排線所供應的寫 入資料至該位元線BL。 該行解碼器32根據一來自該内部位址信號IADD之行 位址信號輸出用以控制該行開關之控制信號。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) •訂· -13- 550584 A7 B7 五、發明説明ϋ] 該資料輸入/輸出緩衝器24經由一資料端叫輸出讀取 資料、並經由該資料端輸入寫入資料。 (請先閲讀背面之注意事項再填寫本頁) 附帶地，該提高電壓VPP及該步降電壓vh每個係供應 至該記憶體核心32及預定内部電路（第一内部電路）。該外 部電源供應電愿VDD係供應至内部電路其f要㈣㈣ 於該電源下降模式（第二内部電路包含閃鎖電路、暫存器、 及類拟者）。 第4圖顯示該VPP產生器16及該Vii產生器18。 該VPP產生器16具有-用以操作於該待命模式之vpp 摘測電路34(第-偵測電路）、—用以操作於該主動模式之 VPIM貞測電路36(第二摘測電路）、及一提高電路％。該提高 訂· 電路38包含-用以操作於該待命模式之提高單元I(第一 電壓產生單元）與一用以操作於該主動模式之提高單元 38b(第二電壓產生單元）。 參- 當該電源下降控制信號PDZ係在低準位、並啟動一操 作信號OPT1Z若該提高電壓vpp係低於該參考電晶體壓 VREm，該VPP摘測電路34操作。即，該vpm測電路34 根據於該待命模式與該主動模式之該提高電壓vpp執行在 該提高單元38a的反饋控制、並停止操作於該電源下降模 式。 當該主動控制信號ACTZ係在高準位、並啟動一操作信 號OPT2Z若該提高電壓VPP係低於該參考電晶體壓vrefi 時，該VPP偵測電路36操作。即，該辦<貞測電路36根據 於該主動模式之該提高電壓VPP執行在該提高單元3肋的
-14- 550584 A7 _B7__ 五、發明説明（2 ) 反饋控制、並停止操作於該待命模式及該電源下降模式。 (請先閲讀背面之注意事項再填寫本頁) 該VPP偵測電路34及36停止其偵測操作於該電源下降 模式，當該操作模式轉移至該電源下降模式且該提高電壓 VPP變化時，此能防止該VPP偵測電路34及36做出錯誤的 偵測#作。 該提高單元38a及38b操作當它們分別接收操作信號 OPT1Z及OPT2Z時，該提高單元38a及38b藉由抽吸作用利 用耦合電容提高該外部電源供應電壓VDD，藉此產生該提 高電屋VPP。 該Vii產生器18具有一用以操作於該待命模式之Vii偵 測電路40(第三偵測電路）、一用以操作於該主動模式之Vii 偵測電路42(第四偵測電路）、及一步降電路44。該步降電 路44包含一用以操作於該待命模式之步降單元44a(第三電 壓產生單元）與一用以操作於該主動模式之步降單元 44b(第四電壓產生單元）。 當該電源下降控制信號PDZ係在低準位、並啟動一操 作信號OPT3Z若該步降電壓Vii係高於該參考電晶體壓 VREF2時，該Vii偵測電路40操作。即，該Vii偵測電路40 根據於該待命模式與該主動模式之該步降電壓Vii執行在 該步降單元44a的反饋控制、並停止操作於該電源下降模 式。 當該主動控制信號ACTZ係在高準位、並啟動一操作信 號OPT4Z若該步降電壓Vii係高於該參考電晶體壓VREF2 時，該Vii偵測電路42操作。即，該Vii偵測電路42根據於 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -15- 550584 A7 __ B7__ 五、發明説明b ) 該主動模式之該步降電壓Vii執行在該步降單元44b的反饋 控制、並停止操作於該待命模式及該電源下降模式。 (請先閲讀背面之注意事項再填寫本頁) 該Vii偵測電路40及42停止其偵測操作於該電源下降 模式，當該操作模式轉移至該電源下降模式且該步降電壓 Vii變化時，itb能防止該Vii偵測電路40及42做出錯誤的偵 測操作。 該步降單元44a及44b操作當它們分別接收操作信號 OPT 3Z及OPT4Z時，該步降單元44a及44b藉由電容分配或 類似者分配該蔡步電源供應電壓VDD以產生該步降電壓 Vii。 第5圖顯示詳細之短路電路20。該短路電路20包含串聯 連接的CMOS反相器20a及20b、反或閘（NOR gate)20c及20d 每個具有反饋至另一個之輸入的輸出、及pMOS電晶體20e。 該CMOS反相器20a及20b的pMOS電晶體其源極係連 接至該外部電源供應線VDD，該CMOS反相器20a接收該電 源下降控制信號PDZ。 該反或閘20c接收該CMOS反相器20a的輸出及該反或 閘20d的輸出，該反或閘20d接收該CMOS反相器20b的輸出 及該反或閘20c的輸出，該CMOS反相器20a之pMOS電晶體 的源極係連接至該提高電源供應線VPP。 該pMOS電晶體20e其源極與汲極的其中之一係連接至 該提高電源供應線VPP，其源極與汲極的其他係連接至該 步降電源供應線Vii。每當該電源下降控制信號PDZ係在高 準位時，該反或閘極電極20d輸出低準位。因此，當該電源 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -16- 550584 A7 I------- - B7 五、發明説明) 下擎控制信號pDZ係在高準位時，該pM〇s電晶體2〇e係繼 績將1該提高電源供應線VPP及該該步降電源供應線vii短 路。即，該pMOS電晶體20e直接在該電源下降控制信號PDZ 的邏輯下操作。 第6圖顯示在從待命模式轉移至電源下降模式時該提 高電塵VPP與該步降電壓vh之變化。 於此實施例中，如以上所述，當該電源下降指令經由 於該待命模式中的指令端被供應時，該DRAM進入該電源 下聲模式。在這時，顯示於第3圖之該指令緩衝器/解碼器 10將該電源下降控制信號PDZ改變至高準位（第6(a)圖）。因 應高準位的電源下降控制信號PDZ，顯示於第4圖之該vpp 產生器16的該VPP偵測電路34停止其偵測操作並將該操作 信號0PT1Z改變至低準位（第6(b)圖）。該提高單元38a接收 低準位的該該操作信號OPTlz並停止操作。於該命模式 中，該VPP偵測電路36已停止其偵測操作並已輸出低準位 之該操作信號ΟΡΤ2Ζ(第6(c)圖）。該提高單元3抑於是被中 同樣地，因應尚準位的電源下降控制信號pDZ該產 生器18的該Vii偵測電路40停止其偵測操作、並將該操作信 | 號OPT3Z改變至低準位（第6(d)圖）。該步降單元44&接收低 準位的該該操作信號0PT3Z並停止操作。於該命模式中， 該Vii彳貞測電路42已停止其偵測操作並已輸出低準位之該 操作信號0PT2Z(第6(e)圖）。該提高單元38b於是被中止。 結果，從該待命模式至該電源下降模式之切換導致該 本紙張尺度適用中關家標準⑽）A4規格⑵〇χ297公董)—' ---
、τ (請先閲讀背面之注意事項再填寫本頁) -17- 550584 A7 __B7____ 五、發明説明（5 ) 提高電路38與該步降電路44停止操作。 (請先閱讀背面之注意事項再填寫本頁) 顯示於第5圖之該短路電路20的pMOS電晶體20e因應 高準位的電源下降控制信號PDZ而導通，藉此將該提高電 源供應線VPP及該該步降電源供應線Vii短路。結果，在一 預定時段後，該提高電壓VPP與該步降電壓Vii呈相同之電 壓、並且然後逐漸下降（第6(f)圖）。於該待命模式中，該提 高電壓VPP係高於該步降電壓Vii，在該提高電路38與該步 降電路44停止操作後，此防止該提高電壓VPP降於該度降 電壓Vii之下。 第7圖顯示該第一内部電路與該第二内部電路之例子。 該第一内部電路係形成為串聯的CMOS反相器46及 48，該第二内部電路係形成為一閂鎖電路50，其中之故障 將給予說明。該CMOS反相器46的pMOS電晶體其源極係連 接至該提高電源供應線VPP，該CMOS反相器48的pMOS電 晶體其源極係連接至該步降電源供應線Vii。該閂鎖50具有 兩個CMOS反相器52其輸入與輸出係連接至彼此。每個 CMOS反相器52之pMOS電晶體其源極係連接至該外部電 源供應線其源極係連接至該外部電源供應線VDD。 於該待命模式中，一輸入信號IN為邏輯0、該CMOS反 相器46之輸出為邏輯1(提高電壓VPP)、該CMOS反才目器48 之輸出為邏輯〇、並且該閂鎖電路50之輸出OUT為邏輯1。 當該操作模式從該待命模式轉移至該電源下降模式 時，該短路電路20將該提高電源供應線VPP與該步降電源 供應線Vii短路至彼此。於是，該提高電壓VPP將決不降於 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) -18- 550584 A7 _______ Β7_ 五、發明説明（j6 ) 該步降電壓Vii之下。因此，該CMOS反相器46及18輸出沒 有故障之正確邏輯之信號直到該提高電壓Vpp及該步降電 壓Vii降至一預定電晶體壓（一允許電路操作之電壓）。由於 接收^來自該CMOS反相器48的一錯誤輸出，此防止該閂鎖 電路50故障。因在該電源下降模式期間被保持之該閂鎖電 路50的資料被防止反相，當該操作模式從該電源下降模式 轉移至該待命模式或主動模式時該DRAM正常地操作。 如已說明的，根據本發明，藉由於該電源下降模式之 該短路電路20，該提高電源供應線vpp與該步降電源供應 線Vii被短路至彼此，此能防止該提高電壓Vpp降於該步降 電壓Vii之下。因此，連接至該提高電源供應線vpp與該步 降電源供應線Vii的該第一内部電路輸出沒有故障之正確 邏輯的信號。結果，由於接收來自該第一内部電路的一錯 誤輸出’即使操作於該電源下降模式之該第二内部電路能 被防止故障。因該第二内部電路將不發生故障，在該電源 下降模式的釋放後該DRAM能被防止故障。 即使在該複數個操作模式的存在下，藉由在轉移至該 電源下降模式時短路該提高電源供應線VPP與該步降電源 供應線Vii，能防止該内部電路的故障。 該pMOS電晶體20e之源極與汲極的任一個係連接至該 提高電源供應線VPP，該pMOS電晶體2〇e之源極與汲極的 另一個係連接至該步降電源供應線Vii，對於該簡單的短路 電路20此使#短路該提高電源供應線vpp與該步降電源供 應線Vii成為可能。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公复） (請先閲讀背面之注意事項再填寫本頁) 、可| -19· 550584 A7 _ B7__ 五、發明説明ί7 ) (請先閲讀背面之注意事項再填寫本頁) 因該pMOS電晶體20e之閘極被該電源下降控制信號 PDZ直接控制，該提高電源供應線VPP與該步降電源供應 線Vii能迅速被短路。 第8圖顯示本發明半導體積體電路的第二實施例。如該 第一實施例所說明之相同電路及信號將以相同的參考數字 或符號來表示，這裡將省略其詳細之說明。 此實施例係藉由增加一nMOS電晶體20f至該第一實施 例的短路電路20所構成，其他結構係相同於該第一實施例 者。即，此半導體積體電路係形成作為藉由利用CMOS程 序在矽基底上的一DRAM。該DRAM係一假SRAM其作為一 SRAM之用。 該nMOS電晶體20f其源極與汲極的任一個係連接至該 提高電源供應線VPP、該源極與汲極的另一個係連接至該 步降電源供應線Vii、並在其閘極接收該反或閘20c之輸出。 每當該電源下降控制信號PDZ係在高準位時，該反或 閘2 0c輸出高準位。因此，當該電源下降控制信號PDZ係在 高準位時，該nMOS電晶體20f係繼續將該提高電源供應線 VPP與該步降電源供應線Vii短路。即，該nMOS電晶體20f 在該電源下降控制信號PDZ的邏輯下直接操作。 此實施例能提供相同如上述第一實施例之相同效果。 此外，於此實施例中，藉由利用該pMOS電晶體2 Oe與該 nMOS電晶體20f，該提高電源供應線VPP與該步降電源供 應線Vii被短路。因此，在轉移至該電源下降模式下，該提 高電源供應線VPP與該步降電源供應線Vii於電壓上能迅 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -20- 550584 A7 _B7___ 五、發明説明h ) 速使相等。 ； 該前述實施例具有處理本發明係應用至一作為一假 (請先閲讀背面之注意事項再填寫本頁) SRAM之用的DRAM之情況。然而，本發明非限於此實施 例。例如，本發明可被應用至計時同步SDRAM，本發明亦 可應用至作為微電晶體腦、邏輯LSI、及系統LSI之此半導 體積體電路。 本發明非限於上述實施例並且在不離開本發明之精神 與範圍下可做到不同的修飾，於部份或所有之元件可做到 任4可改良。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -21- 550584 A7 B7 五、發明言兒明（19 【元件標 2,4.·. CMOS反相器 6.. .严一 1鎖電路 8.. .CMOS反相器 10.. .荞令緩衝器/解碼器 12.. .位址緩衝器/預解碼器 14.. . VREF產生器 16.. . VPP產生器 18.. . Vii產生器 20.. .短路電路 20a，20b ...CMOS反相器 20c，20d...反或閘 20e...pM0S電晶體 20f...nM0S電晶體 22···記憶體核心 號對照表】 24…資料輸入/輸出缓衝器 26.. .記憶體晶胞陣列 28.. .字解碼器 30.. .感應放大器/開關 32…行解碼器 34,36."VPP偵測電路 38.. .提高電路 38a，38b··.提高單元 40.42.. .Vii偵測電路 44…步降電路 44a，44b.··步降單元 46.48.. . CMOS 反相器 50.. .閂鎖電路 52.. . CMOS反相器 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22-