KR100807117B1

KR100807117B1 - 반도체 메모리 소자

Info

Publication number: KR100807117B1
Application number: KR1020070000397A
Authority: KR
Inventors: 김보연
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-01-03
Filing date: 2007-01-03
Publication date: 2008-02-26

Abstract

본 발명은 제1 제어신호에 응답하여 글로벌데이터라인에 인가된 데이터를 래치하기 위한 데이터래칭부와, 제2 제어신호에 응답하고 상기 데이터래칭부의 출력신호에 따라 제1 및 제2 구동제어신호를 생성하기 위한 제1 및 제2 구동제어신호생성부와, 상기 제1 및 제2 구동제어신호에 응답하여 정로컬 데이터라인을 구동하기 위한 제1 구동부와, 상기 제1 및 제2 구동제어신호에 응답하여 부로컬 데이터라인을 구동하기 위한 제2 구동부, 및 쓰기 동작 정보와 데이터 마스크 동작 정보에 응답하여 상기 제1 및 제2 제어신호를 생성하기 위한 제어신호 생성부를 구비하되, 상기 제2 제어신호는 상기 쓰기 동작시 상기 제1 및 제2 구동제어신호생성부를 활성화시키고, 상기 데이터 마스크 동작시 상기 제1 및 제2 구동제어신호생성부를 비활성화시키는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.

쓰기드라이버, 데이터 마스크, 글로벌입출력라인

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래 기술에 따른 라이트 드라이버를 설명하기 위한 회로도.

도 2는 본 발명의 실시예에 따른 라이트 드라이버를 설명하기 위한 회로도.

* 도면의 주요 부분에 대한 부호의 설명

200 : 데이터 래칭부 210 : 제1 구동제어신호 생성부

220 : 제2 구동제어신호 생성부 230 : 제1 구동부

240 : 제2 구동부 270 : 제어신호 생성부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 라이트 드라이버의 마스크 동작에 관한 것이다.

일반적으로, 반도체 메모리 소자는 크게 데이터를 저장하기 위해 복수의 셀로 이루어진 뱅크와, 비트 라인 감지 증폭기(Bit Line Sense Amplifier)와, 데이터 버스 감지 증폭기(Data Bus Sense Amplifier)와, 라이트 드라이버(Write Driver), 및 칩(chip) 외부로부터 데이터를 입력받거나 뱅크로부터 데이터가 출력되는 입출력 패드(Pad)로 구성된다. 그래서, 쓰기 동작시에는 패드로부터 입력되는 데이터는 글로벌입출력라인(GIO : Global Input Output line)을 통해 라이트 드라이버로 입력되어 드라이빙(driving) 되고, 그 출력은 로컬입출력라인(LIO : Local Input Output line)을 통해 비트 라인 감지 증폭기에 전달된 후 원하는 셀에 저장된다. 읽기 동작시에는 셀에 저장된 데이터가 비트 라인 감지 증폭기에서 증폭되고 로컬입출력라인을 통해 데이터 버스 감지 증폭기에서 또 증폭된 후 글로벌입출력라인을 통해 패드로 출력된다.

한편, 요즈음 각종 전자 제품은 소형화, 저전력 소모 및 저가격화에 대한 요구에 부응하여 발전하고 있고, 반도체 메모리 소자 역시 고집적화, 저전력화를 이루기 위한 방향으로 발전하고 있다. 저전력화의 일환으로 데이터 마스크(data mask) 동작이 있으며, 데이터 마스크란, "데이터를 가린다"라는 의미로서, 데이터 마스크 동작을 통해 읽기 동작 또는 쓰기 동작에 있어서 일부 불필요한 데이터의 진행을 가로막아 원하지 않는 전류 소모를 미연에 방지하게 된다.

도 1은 종래 기술에 따른 라이트 드라이버를 설명하기 위한 회로도이다.

도 1에는 제1 제어신호(BWEN1)와 반전된 마스크 신호(WDMb)에 응답하여 부 글로벌 입출력라인(GIOb)에 인가된 데이터를 래치(latch)하기 위한 제1 데이터래칭부(100)와, 제1 제어신호(BWEN1)와 반전된 마스크 신호(WDMb)에 응답하여 정 글로벌 입출력라인(GIO)에 인가된 데이터를 래치하기 위한 제2 데이터래칭부(110)와, 제2 제어신호(BWEN2)에 응답하고 제1 데이터래칭부(100)에 래치된 데이터에 따라 제1 구동제어신호(CTR_DRV1)를 생성하는 제1 구동제어신호 생성부(120)와, 제2 제어신호(BWEN2)에 응답하고 제2 데이터래칭부(110)에 래치된 데이터에 따라 제2 구동제어신호(CTR_DRV2)를 생성하는 제2 구동제어신호 생성부(130)와, 제1 및 제2 구동제어신호(CTR_DRV1, CTR_DRV2)에 응답하여 정 로컬 입출력라인(LIO)을 구동하기 위한 제1 구동부(140)와, 제1 및 제2 구동제어신호(CTR_DRV1, CTR_DRV2)에 응답하여 부 로컬 입출력라인(LIOb)을 구동하기 위한 제2 구동부(150)와, 제1 및 제2 구동제어신호 생성부(120, 130)를 리셋시키기 위한 리셋부(160), 및 리셋신호(RST)에 응답하여 정/부 로컬 입출력라인(LIO, LIOb)을 프리차지 하기 위한 프리차징부(170)가 도시되어 있다.

여기서, 제1 제어신호(BWEN1)는 외부에서 쓰기 명령이 입력되면 논리'로우'(low)로 액티브(active)되는 펄스신호이고, 제2 제어신호(BWEN2)는 제1 제어신호(BWEN1)와 반대 위상을 가지는 논리'하이'(high)로 액티브되는 펄스신호이다. 그리고, 마스크 신호(WDM, 도면에 미도시)는 마스크 동작시 논리'하이'(high)로 천이하는 신호로써 반전된 마스크 신호(WDMb)와 반대 위상을 가진다.

때문에, 쓰기 동작을 하는 경우 마스크 신호(WDM)가 비활성화 - 반전되 마스크 신호(WDMb)가 논리'하이' - 되고, 제1 및 제2 제어신호(BWEN1, BWEN2)에 응답하여 정/부 글로벌 입출력라인(GIO, GIGb)에 인가된 데이터가 정/부 로컬 입출력라인(LIO, LIOb)에 실리게 된다. 그리고 마스크 동작을 하는 경우 마스크 신호(WDM)가 활성화 - 반전된 마스크 신호(WDMb)가 논리'로우' - 되고, 라이트 드라이버는 동작을 멈추게 된다.

한편, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 동작상태에 따라 라이트 드라이버의 개수가 결정된다. 즉, 반도체 메모리 소자의 프리페치(prefetch) 비트 수와 데이터 옵션(예컨대, x4, x8, x16)에 따라 그 개수가 결정된다. DDR2의 경우, 'x16' 데이터 옵션과 4-비트 프리페치 방식을 사용하기 때문에, 한 번의 라이트 동작으로 64개 - 16(데이터옵션)×4(프리페치) - 의 데이터를 입력받을 수 있도록 각 뱅크당 64개의 라이트 드라이버가 구성되어야 한다. 때문에, 종래와 같은 구성에서 한 개의 라이트 드라이버가 예컨대, '0.7mA'의 전류를 소모한다면, 전체 라이트 드라이버에서 소모하는 전류는 '44.8mA'가 될 것이다. 또한, DDR3의 경우, 'x16' 데이터 옵션과 8-비트 프리페치 방식을 사용하기 때문에 각 뱅크당 128개의 라이트 드라이버가 구성되어야하고, 소모하는 전류는 더욱 많아 지게 된다.

또한, 종래의 라이트 드라이버는 제1 및 제2 구동제어신호(CTR_DRV1, CTR_DRV2)를 생성하기 위하여 각각 해당하는 데이터래칭부(100, 110)를 구비한다. 이러한 구성 또한 라이트 드라이버가 늘어나게 되면 칩을 설계하는데 있어서 면적의 부담을 주게 된다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 종래와 동일한 라이트 동작 및 데이터 마스크 동작을 하면서 전류소모를 줄이고 면적을 감소시킬 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제1 제어신호에 응답하여 글로벌데이터라인에 인가된 데이터를 래치하기 위한 데이터래칭부; 제2 제어신호에 응답하고 상기 데이터래칭부의 출력신호에 따라 제1 및 제2 구동제어신호를 생성하기 위한 제1 및 제2 구동제어신호생성부; 상기 제1 및 제2 구동제어신호에 응답하여 정로컬 데이터라인을 구동하기 위한 제1 구동부; 상기 제1 및 제2 구동제어신호에 응답하여 부로컬 데이터라인을 구동하기 위한 제2 구동부; 및 쓰기 동작 정보와 데이터 마스크 동작 정보에 응답하여 상기 제1 및 제2 제어신호를 생성하기 위한 제어신호 생성부를 구비하되, 상기 제2 제어신호는 상기 쓰기 동작시 상기 제1 및 제2 구동제어신호생성부를 활성화시키고, 상기 데이터 마스크 동작시 상기 제1 및 제2 구동제어신호생성부를 비활성화시키는 것을 특징으로 하는 반도체 메모리 소자가 제공된다.

상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 쓰기 동작 정보와 데이터 마스크 동작 정보에 응답하여 제1 및 제2 제어신호를 생성하는 제어신호 생성부; 상기 제1 제어신호에 응답하여 글로벌 입출력 라인에 인가된 데이터를 래칭하는 래칭부; 상기 제2 제어신호에 응답하고 상기 래칭부의 출력신호에 따라 구동 제어신호를 생성하는 구동 제어신호 생성부; 및 상기 구동 제어신호에 응답하여 로컬 입출력 라인을 구동하는 구동부를 구비하는 반도체 메모리 소자가 제공된다.

쓰기 동작 및 데이터 마스크 동작에 응답하는 제1 및 제2 제어신호를 생성함으로써 하나의 데이터래칭부를 구비하여도 쓰기 동작 및 데이터 마스크 동작이 가능하다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 라이트 드라이버를 설명하기 위한 회로도이다.

도 2를 참조하면, 라이트 드라이버는 데이터 래칭부(200)와, 제1 및 제2 구동제어신호 생성부(210, 220)와, 제1 구동부(230)와, 제2 구동부(240)와, 제어신호 생성부(270)를 구비할 수 있다.

데이터 래칭부(200)는 글로벌 입출력 라인(GIO)에 인가된 데이터를 입력받는 데이터 입력부(201)와, 제1 제어신호(BWEN1)에 응답하여 데이터 입력부(201)를 활성화시키는 활성화부(202), 및 데이터 입력부(201)의 출력신호를 래치하는 래칭부(203)를 구비할 수 있으며, 제1 제어신호(BWEN1)에 응답하여 글로벌 입출력라인(GIO)에 인가된 데이터를 래치한다.

여기서, 데이터 입력부(201)는 외부전압단(VDD)과 출력노드(N) 사이에 소스-드레인 연결되고 글로벌 입출력라인(GIO)에 게이트 연결된 PMOS 트랜지스터(PM1)와, 출력노드(N)와 활성화부(202) 사이에 소스-드레인 연결되고 글로벌 입출력라 인(GIO)에 게이트 연결된 제1 NMOS 트랜지스터(NM1)를 구비할 수 있고, 활성화부(202)는 데이터 입력부(201)와 접지전압단(VSS) 사이에 소스-드레인 연결되고 제1 제어신호(BWEN1)를 게이트 입력받는 제2 NMOS 트랜지스터(NM2)를 구비할 수 있으며, 래칭부(203)는 출력노드(N)와 입력단이 연결되고 제1 래칭신호(LAT1)를 출력하는 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력신호를 입력받아 제2 래칭신호(LAT2)를 출력하는 제2 인버터(INV2) - 자신의 출력단이 제1 인버터(INV1)의 입력단에 연결됨 - 를 구비할 수 있다.

제1 구동제어신호 생성부(210)는 제2 래칭신호(LAT2)에 대응하는 제1 구동제어신호(CTR_DRV1)을 생성할 수 있고, 제2 구동제어신호 생성부(220)는 제1 래칭신호(LAT1)에 대응하는 제2 구동제어신호(CTR_DRV2)를 생성할 수 있다. 그리고, 제1 구동부(230)는 제1 및 제2 구동제어신호(CTR_DRV1 ,CRT_DRV2)에 응답하여 정 로컬 입출력라인(LIO)을 구동할 수 있고, 제2 구동부(240)는 제1 및 제2 구동제어신호(CTR_DRV1 ,CRT_DRV2)에 응답하여 부 로컬 입출력라인(LIOb)을 구동할 수 있다.

제어신호 생성부(270)는 제1 제어신호(BWEN1)를 생성하는 제1 제어신호 생성부(271)와, 제2 제어신호(BWEN2)를 생성하는 제2 제어신호 생성부(272)를 구비할 수 있다. 여기서 제1 제어신호 생성부(271)는 데이터 옵션 모드에 따라 선택되는 라이트 드라이버를 선택하기 위한 제어신호(BAYBD)와 쓰기 동작시 활성화되는 펄스신호(BWEN)를 입력받는 NAND 게이트를 구비할 수 있으며, 제2 제어신호 생성부(272)는 데이터 마스크 동작시 활성화되는 마스크 신호(WDM)와 제1 제어신호(BWEN1)를 입력받는 NOR 게이트를 구비할 수 있다.

한편, 본 발명의 실시예에서는 리셋신호(RST)를 출력하여 제1 및 제2 구동제어신호 생성부(210, 220)를 리셋하는 리셋부(260)와, 리셋신호(RST)에 응답하여 정/부 로컬 입출력라인(LIO, LIOb)를 프리차지 하는 프리차징부(250)를 더 구비할 수 있다.

이하, 본 발명의 실시예의 따른 쓰기 동작을 살펴보도록 한다.

외부에서 쓰기 명령이 입력되면 'BWEN' 제어신호가 활성화되고, 이에 대응하여 제1 및 제2 제어신호(BWEN1, BWEN2)가 생성된다. 이때, 제1 제어신호(BWEN1)와 제2 제어신호(BWEN2)는 서로 반대 위상을 가지게 된다. 제1 제어신호(BWEN1)는 데이터 입력부(201)를 활성화시켜 글로벌 입출력라인(GIO)에 인가된 데이터에 대응하는 신호를 출력하고, 래칭부(203)는 이 신호를 래치하여 제1 및 제2 래칭신호(LAT1, LAT2)를 출력한다. 이때, 제1 및 제2 구동제어신호 생성부(210, 220)는 제2 제어신호(BWEN2)에 의해 활성화된 상태이고, 제1 래칭신호(LAT1)와 제2 래칭신호(LAT2)는 서로 반대 위상을 가지기 때문에 제1 구동제어신호 생성부(210)의 제3 NMOS 트랜지스터(NM3)를 턴 온(turn on)시키거나 제2 구동제어신호 생성부(220)의 제4 NMOS 트랜지스터(NM4)를 턴 온 시키게 된다. 이에 따라 제1 및 제2 구동제어신호(CTR_DRV1, CTR_DRV2) 중 어느 하나가 활성화되고 활성화된 구동제어신호에 따라 제1 및 제2 구동부(230, 240)가 구동하게 된다. 예컨대 제1 구동제어신호(CTR_DRV1)가 활성화되는 경우, 제1 구동부(230)는 정 로컬 입출력라인(LIO)에 풀 다운(pull down) 동작을 하고 제2 구동부(240)는 부 로컬 입출력라인(LIOb)에 풀 업(pull up) 동작을 하게 된다. 반대로 제2 구동제어신호(CTR_DRV2)가 활성화되 는 경우, 제1 구동부(230)는 정 로컬 입출력라인(LIO)에 풀 업 동작을 하고 제2 구동부(240)는 부 로컬 입출력라인(LIOb)에 풀 다운 동작을 하게 된다.

이하, 데이터 마스크 동작을 살펴보기로 한다.

데이터 마스크 동작시 마스크 신호(WDM)가 활성화된다. 제1 제어신호(BWEN1)는 쓰기 동작과 동일하게 출력되지만, 제2 제어신호(BWEN2)는 제1 및 제2 구동제어신호 생성부(210, 220)를 비활성화시키기 위한 논리레벨을 가지게 된다. 예컨대, 마스크 신호(WDM)가 논리'하이'가 되면 제2 제어신호(BWEN2)는 논리'로우'가 되어 제1 구동제어신호 생성부(210)의 제5 NMOS 트랜지스터(NM5)를 턴 오프(turn off)시키고, 마찬가지로 제2 구동제어신호 생성부(220)의 제6 NMOS 트랜지스터(NM6)를 턴 오프시킨다. 결국, 글로벌 입출력라인(GIO)에 인가된 데이터는 정/부 로컬 입출력라인(LIO, LIOb)으로 출력되는 것을 막아주는 데이터 마스크 동작이 이루어진다.

전술한 바와 같이, 쓰기 동작과 데이터 마스크 동작에 대응하는 제1 및 제2 제어신호(BWEN1, BWEN2)를 생성하고 하나의 라이트 드라이버에 하나의 데이터 래칭부를 구비할 수 있게 됨으로써, 쓰기 동작이나 데이터 마스크 동작시 소모되던 전류를 줄일 수 있고 면적의 부담을 줄여 줄 수 있다. 예컨대, 하나의 라이트 드라이버에서 0.2mA의 전류를 감소시킨다면 'x16' 데이터 옵션과 4-비트 프리페치 방식을 사용하는 DDR2의 경우 64개의 라이트 드라이버에서 12.8mA를 감소시킬 수 있으며, DDR3의 경우 더 많은 전류를 감소시킬 수 있게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 쓰기 동작과 데이터 마스크 동작을 원활하게 수행할 수 있으며, 라이트 드라이버의 면적을 줄여 칩 사이즈를 줄일 수 있고 그에 따라 전류 소모 또한 줄일 수 있는 효과를 얻을 수 있다.

Claims

제1 제어신호에 응답하여 글로벌데이터라인에 인가된 데이터를 래치하기 위한 데이터래칭부;

제2 제어신호에 응답하고 상기 데이터래칭부의 출력신호에 따라 제1 및 제2 구동제어신호를 생성하기 위한 제1 및 제2 구동제어신호생성부;

상기 제1 및 제2 구동제어신호에 응답하여 정로컬 데이터라인을 구동하기 위한 제1 구동부;

상기 제1 및 제2 구동제어신호에 응답하여 부로컬 데이터라인을 구동하기 위한 제2 구동부; 및

쓰기 동작 정보와 데이터 마스크 동작 정보에 응답하여 상기 제1 및 제2 제어신호를 생성하기 위한 제어신호 생성부를 구비하되,

상기 제2 제어신호는 상기 쓰기 동작시 상기 제1 및 제2 구동제어신호생성부를 활성화시키고, 상기 데이터 마스크 동작시 상기 제1 및 제2 구동제어신호생성부를 비활성화시키는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서,

상기 제1 및 제2 구동제어신호생성부를 리셋시키기 위한 리셋부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제2항에 있어서,

상기 리셋부의 출력신호에 응답하여 상기 정/부로컬 데이터라인을 프리차지하기 위한 프리차징부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제1항 또는 제2항에 있어서,

상기 제어신호 생성부는,

상기 쓰기 동작 정보에 응답하여 상기 제1 제어신호를 생성하기 위한 제1 제어신호 생성부와,

상기 제1 제어신호를 입력받고 상기 데이터 마스크 동작 정보에 응답하여 상기 제2 제어신호를 생성하기 위한 제2 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제1항 또는 제2항에 있어서,

상기 데이터래칭부는,

상기 글로벌데이터라인에 인가된 데이터를 입력받기 위한 데이터입력부;

상기 제1 제어신호에 응답하여 상기 데이터입력부를 활성화시키기 위한 활성화부; 및

상기 데이터입력부의 출력신호를 래치하기 위한 래칭부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제5항에 있어서,

상기 데이터입력부는,

출력노드;

상기 글로벌데이터라인이 게이트 연결되고 제1 전원전압단과 상기 출력노드 사이에 소스-드레인 연결된 제1 MOS 트랜지스터; 및

상기 글로벌데이터라인이 게이트 연결되고 상기 출력노드와 상기 활성화부 사이에 소스-드레인 연결된 제2 MOS 트랜지스터

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제5항에 있어서,

상기 활성화부는,

상기 제1 제어신호를 게이트 입력받고 상기 데이터입력부와 제2 전원전압단 사이에 소스-드레인 연결된 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자.
제5항에 있어서,

상기 래칭부는,

상기 데이터입력부의 출력신호를 입력받아 드라이빙하는 제1 소자와,

상기 제1 소자의 출력신호를 입력받아 드라이빙하고 자신의 출력단이 상기 제1 소자의 입력단과 연결된 제2 소자를 구비하며, 상기 제1 소자는 제1 래칭신호를 출력하고 상기 제2 소자는 제2 래칭신호를 출력하는 것을 특징으로 하는 반도체 메모리 소자.
제8항에 있어서,

상기 제1 래칭신호와 제2 래칭신호는 서로 반대 위상인 것을 특징으로 하는 반도체 메모리 소자.
제8항에 있어서,

상기 제1 구동제어신호생성부는,

상기 제2 래칭신호에 대응하는 상기 제1 구동제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 소자.
제8항에 있어서,

상기 제2 구동제어신호생성부는,

상기 제1 래칭신호에 대응하는 상기 제2 구동제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 소자.
쓰기 동작 정보와 데이터 마스크 동작 정보에 응답하여 제1 및 제2 제어신호를 생성하는 제어신호 생성부;

상기 제1 제어신호에 응답하여 글로벌 입출력 라인에 인가된 데이터를 래칭하는 래칭부;

상기 제2 제어신호에 응답하고 상기 래칭부의 출력신호에 따라 구동 제어신호를 생성하는 구동 제어신호 생성부; 및

상기 구동 제어신호에 응답하여 로컬 입출력 라인을 구동하는 구동부

를 구비하는 반도체 메모리 소자.
제12항에 있어서,

상기 구동 제어신호 생성부를 리셋시키기 위한 리셋부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제13항에 있어서,

상기 리셋부의 출력신호에 응답하여 상기 로컬 입출력 라인을 프리차지하기 위한 프리차징부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제12항 또는 제13항에 있어서,

상기 제2 제어신호는 쓰기 동작시 상기 구동 제어신호 생성부를 활성화시키고, 상기 데이터 마스크 동작시 상기 구동 제어신호 생성부를 비활성화시키는 것을 특징으로 하는 반도체 메모리 소자.